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    ＭＯＳ 트랜지스터
    1.
    发明授权
    ＭＯＳ 트랜지스터 有权

    公开(公告)号：KR101902486B1

    公开(公告)日：2018-11-13

    申请号：KR1020120052068

    申请日：2012-05-16

    Applicant: 삼성전자주식회사

    Inventor： 김대익 ,  김지영 ,  홍형선

    IPC: H01L29/78 ,  H01L21/336

    CPC classification number: H01L27/088 ,  H01L21/823412 ,  H01L21/823437 ,  H01L21/823487 ,  H01L27/0203 ,  H01L27/10876 ,  H01L27/10891 ,  H01L29/4236

    Abstract: MOS 트랜지스터는, 반도체물질을포함하고서로나란하게배치되는복수개의돌출패턴및 상기돌출패턴들사이에트렌치부를생성하면서상기돌출패턴들의하단부를서로연결하는연결부를포함하는액티브패턴이구비된다. 상기액티브패턴의표면상에는게이트절연막이구비된다. 상기게이트절연막상에는, 상기이웃하는 2개의돌출패턴들에서서로일직선상에있는일면인제1 면및 상기제1 면과연결되는연결부의제1 측벽을덮도록배치되고, 상부면이상기돌출패턴들의상부면보다낮고, 하부면이상기돌출패턴들사이의트렌치부저면보다낮게위치하는게이트패턴이구비된다. 상기게이트패턴보다높게위치하는상기돌출패턴에는불순물영역이구비된다. 상기 MOS 트랜지스터는우수한전기적특성을갖는다.

    서부 게이트를 갖는 개량 매립 트랜지스터 반도체 및 제조 방법
    3.
    发明公开
    서부 게이트를 갖는 개량 매립 트랜지스터 반도체 및 제조 방법 审中-实审
    具有子栅极半导体器件的高级BCAT和制造方法

    公开(公告)号：KR1020140091840A

    公开(公告)日：2014-07-23

    申请号：KR1020130003785

    申请日：2013-01-14

    Applicant: 삼성전자주식회사

    Inventor： 김대익 ,  김지영 ,  홍형선

    IPC: H01L21/336 ,  H01L29/78

    CPC classification number: H01L29/4236 ,  H01L21/76831 ,  H01L29/42356 ,  H01L29/7802

    Abstract: A complex buried semiconductor device where a sub gate is combined with a buried gate cell array transistor (BCAT), includes a semiconductor substrate; device isolation layers which are formed on the semiconductor substrate; BCATs which are formed in the semiconductor substrate between the device isolation layers; and a sub gate electrode which circularly covers the upper surface of the BCAT. A semiconductor device with excellent current characteristics can be obtained by reducing the spreading resistance of a complex BCAT and removing a gate induced drain leakage (GILD).

    Abstract translation: 其中子栅极与掩埋栅极单元阵列晶体管（BCAT）组合的复合掩埋半导体器件包括半导体衬底; 在半导体衬底上形成的器件隔离层; BCAT，其形成在半导体衬底中的器件隔离层之间; 以及圆形覆盖BCAT的上表面的子栅电极。 通过降低复合BCAT的扩展电阻和去除栅极引起的漏极泄漏（GILD），可以获得具有优异电流特性的半导体器件。

    반도체 소자의 제조 방법
    4.
    发明公开
    반도체 소자의 제조 방법 无效
    制造半导体器件的方法

    公开(公告)号：KR1020130050160A

    公开(公告)日：2013-05-15

    申请号：KR1020110115364

    申请日：2011-11-07

    Applicant: 삼성전자주식회사

    Inventor： 정현우 ,  홍형선 ,  황유상 ,  김지영 ,  최재복

    IPC: H01L21/336 ,  H01L29/78

    CPC classification number: H01L27/10876 ,  H01L29/42356 ,  H01L29/4236 ,  H01L29/66712

    Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to prevent a misalignment by self-aligning a part of a device isolation layer. CONSTITUTION: A structure of a mold layer(142) including opening parts is formed. A buried layer(152) is formed by filling the opening parts. The mold layer is removed. A spacer layer is formed on the outer sidewall of the buried layer. A device isolation trench(130T) is formed by etching a substrate.

    Abstract translation: 目的：提供一种用于制造半导体器件的方法，以通过使器件隔离层的一部分自对准来防止错位。 构成：形成包括开口部的模具层（142）的结构。 通过填充开口部分形成掩埋层（152）。 去除模具层。 在掩埋层的外侧壁上形成间隔层。 通过蚀刻衬底形成器件隔离沟槽（130T）。

    수직 채널 트랜지스터를 구비한 반도체 소자
    5.
    发明公开
    수직 채널 트랜지스터를 구비한 반도체 소자 有权
    具有垂直通道晶体管的半导体器件

    公开(公告)号：KR1020110128048A

    公开(公告)日：2011-11-28

    申请号：KR1020100047646

    申请日：2010-05-20

    Applicant: 삼성전자주식회사

    Inventor： 정현우 ,  오용철 ,  황유상 ,  진교영 ,  홍형선 ,  김대익

    IPC: H01L29/78 ,  H01L21/336

    CPC classification number: H01L27/10805 ,  H01L27/0207 ,  H01L27/10876 ,  H01L27/10885 ,  H01L29/4232 ,  H01L29/78618

    Abstract: PURPOSE: A semiconductor device equipped with a vertical channel transistor is provided to maintain the reliability of a device by securing an insulating distance between two buried contact plugs which are adjacent each other. CONSTITUTION: An active area comprises two activity pillars(108A,108B) which are separated each other on the upper side of a substrate. A buried bit line crosses the active area in a level which is lower than the substrate and is extended to a second direction. A first source/drain area(130) is formed around bottom side of the buried bit line in the active area. A second source/drain region(150) is respectively formed in the upper side of the two activity pillars. A vertical channel is formed between the first source/drain region and the second source/drain domain in the activity pillar. A contact gate faces with a vertical side of the activity pillar. A word line is formed on the upper side of a substrate and is connected to the contact gate.

    Abstract translation: 目的：提供一种配备有垂直沟道晶体管的半导体器件，通过确保彼此相邻的两个埋地接触插塞之间的绝缘距离来保持器件的可靠性。 构成：有源区域包括在基板的上侧彼此分离的两个活动柱（108A，108B）。 埋置的位线在低于衬底的水平处穿过有效区域并且延伸到第二方向。 第一源极/漏极区域（130）围绕有源区域中的掩埋位线的底侧形成。 第二源极/漏极区域（150）分别形成在两个活动柱的上侧。 在活动柱中的第一源极/漏极区域和第二源极/漏极区域之间形成垂直沟道。 接触闸门面向活动柱的垂直侧面。 在基板的上侧形成字线并与接触栅极连接。

    신뢰성이 향상된 반도체 소자
    8.
    发明授权
    신뢰성이 향상된 반도체 소자 有权

    公开(公告)号：KR101721116B1

    公开(公告)日：2017-03-29

    申请号：KR1020100021383

    申请日：2010-03-10

    Applicant: 삼성전자주식회사

    Inventor： 백철호 ,  홍형선 ,  황유상

    IPC: H01L27/108 ,  H01L21/768 ,  H01L29/423

    CPC classification number: H01L27/10894 ,  H01L21/76895 ,  H01L27/10855 ,  H01L27/10876 ,  H01L29/4236

    Abstract: 신뢰성이향상된반도체소자를개시한다. 상기반도체소자는, 기판상에소자분리막에의하여상호분리되며제 1 방향으로연장되는다수의활성영역들, 상기활성영역의양측단부들과중앙부위사이에서상기활성영역내로매립되고, 상기활성영역과교차하며, 상기제 1 방향과상이한제 2 방향으로연장되는워드라인들, 상기활성영역의상기양측단부들상에형성된제 1 콘택플러그들, 및상기제 1 콘택플러그들상에형성된제 2 콘택플러그들을포함하고, 상기제 1 콘택플러그들각각은, 상기활성영역의양측단부들과상기소자분리막의경계와오버랩될 수있다.

    반도체 장치 및 이의 제조 방법
    9.
    发明公开
    반도체 장치 및 이의 제조 방법 审中-实审
    半导体器件及其制造方法

    公开(公告)号：KR1020140112705A

    公开(公告)日：2014-09-24

    申请号：KR1020130027105

    申请日：2013-03-14

    Applicant: 삼성전자주식회사

    Inventor： 김대익 ,  홍형선

    IPC: H01L21/8242 ,  H01L27/108 ,  H01L21/28

    Abstract: A method of manufacturing a semiconductor device includes forming a device isolation layer in the upper part of a substrate, and defining first active regions and second active regions which are alternately arranged. Multiple gate structures including a gate electrode which is extended in a first direction are formed in the upper part of the substrate. Multiple first bit lines, which are extended in a second direction vertical to the first direction and are adjacent to the first active regions, are formed on the substrate. A first interlayer dielectric film, which covers the first bit lines, is formed on the substrate. Multiple second bit lines, which are adjacent to the second active regions and are extended in the second direction, are formed on the first interlayer dielectric film.

    Abstract translation: 制造半导体器件的方法包括在衬底的上部形成器件隔离层，并且限定交替布置的第一有源区和第二有源区。 包括在第一方向上延伸的栅极的多个栅极结构形成在基板的上部。 多个第一位线在垂直于第一方向的第二方向上延伸并与第一有源区相邻，形成在衬底上。 覆盖第一位线的第一层间绝缘膜形成在衬底上。 与第二有源区相邻并且在第二方向上延伸的多个第二位线形成在第一层间电介质膜上。

    소자 분리 공정을 포함하는 반도체 장치의 제조방법
    10.
    发明授权
    소자 분리 공정을 포함하는 반도체 장치의 제조방법 有权
    具有隔离工艺的半导体器件的制造方法

    公开(公告)号：KR101416318B1

    公开(公告)日：2014-07-09

    申请号：KR1020080004433

    申请日：2008-01-15

    Applicant: 삼성전자주식회사

    Inventor： 김용일 ,  홍형선 ,  요시다마코토

    IPC: H01L21/76 ,  H01L21/336 ,  H01L29/78

    CPC classification number: H01L27/105 ,  H01L21/823481 ,  H01L27/0207

    Abstract: 본 발명의 반도체 장치의 제조방법은 반도체 기판 상에 도전 패턴을 포함하는 소자 분리 패턴을 복수개 형성하고, 소자 분리 패턴들 사이에 갭을 형성한다. 이어서, 반도체 기판 상에 갭을 매립하는 액티브 패턴을 형성한다. 소자 분리 패턴 및 액티브 패턴 상에 게이트 절연막을 형성한다. 게이트 절연막 상에 게이트 패턴을 형성한다. 소자 분리 패턴은 상기 반도체 기판 상에 형성된 제1 절연 패턴과, 상기 제1 절연 패턴 상에 형성된 상기 도전 패턴과, 상기 도전 패턴의 양측벽에 형성된 제2 절연 패턴이고, 상기 도전 패턴은 상기 제1 절연 패턴, 상기 제2 절연 패턴 및 상기 게이트 절연막에 의하여 둘러싸진다.

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