公开(公告)号：KR1020020076047A

公开(公告)日：2002-10-09

申请号：KR1020010016016

申请日：2001-03-27

Applicant: 삼성전자주식회사

Inventor： 조성규 ,  박종열

IPC: G11C11/407

CPC classification number: G11C11/406

Abstract: PURPOSE: A method for refreshing a semiconductor device reducing a memory cell access time is provided to reduce the memory cell access time and perform a refreshing operation, normally. CONSTITUTION: A refresh request is generated from an inside of a semiconductor memory device and just at that time, a low address for refresh is stored(1,2). An inputting state of a normal operation command such as a read command or a write command from an outside of the semiconductor memory device is checked(3). A latched low address for refresh is maintained if the normal operation command is not received. Block selection bits of the low address for normal operation is compared with the block selection bits of the latched low address for refresh if the normal operation command is received(4). Word lines for refresh are activated by decoding the latched low address for refresh if the block selection bits of the low address for normal operation is not equal to the block selection bits of the latched low address for refresh(5). A generating state of refresh request at a standby state is checked(6).

Abstract translation: 目的：提供一种用于刷新半导体器件以减少存储器单元访问时间的方法，以减少存储器单元访问时间并正常执行刷新操作。 构成：从半导体存储器件的内部产生刷新请求，并且刚刚在此时存储用于刷新的低地址（1,2）。 检查来自半导体存储装置的外部的诸如读取命令或写入命令的正常操作命令的输入状态（3）。 如果没有接收到正常操作命令，则保持锁存的低刷新地址。 如果接收到正常操作命令，则将正常操作的低地址的块选择位与被锁存的低地址的块选择位进行比较（4）。 如果用于正常操作的低地址的块选择位不等于用于刷新的锁存低地址的块选择位（5），则通过对锁存的低地址进行解码来激活用于刷新的字线。 检查待机状态下的刷新请求的生成状态（6）。

公开(公告)号：KR101692432B1

公开(公告)日：2017-01-17

申请号：KR1020100133498

申请日：2010-12-23

Applicant: 삼성전자주식회사

Inventor： 박종열

IPC: G11C16/04 ,  G11C16/10 ,  G11C16/26 ,  G06F3/06 ,  G06F12/02

CPC classification number: G11C16/0483 ,  G06F3/0679 ,  G11C16/10 ,  G11C16/26

Abstract: 여기에제공되는불 휘발성메모리장치는복수의메모리블록들을갖는메모리셀 어레이와; 그리고상기메모리셀 어레이에배열된복수의비트라인들을포함하며, 상기복수의메모리블록들각각은행들과열들로배열되고기판에대해수직하게형성된복수의스트링들을가지며; 상기각 메모리블록에속한각 행의스트링들은상기비트라인들에각각연결되고, 상기각 메모리블록에속한각 열의스트링들은상기비트라인들중 대응하는비트라인에공통으로연결되며; 그리고상기복수의메모리블록들중 하나의메모리블록은롬 데이터를저장하기위한제 1 영역과상기롬 데이터를구제하기위한복사된롬 데이터를저장하기위한제 2 영역을포함한다.

Abstract translation: 非易失性存储器件包括具有多个存储器块的存储单元阵列和布置在存储单元阵列处的多个位线。 多个存储块中的每一个可以包括以行和列排列并且形成为垂直于衬底的多个串。 每个存储器块的每行的字符串分别与位线连接，并且每个存储器块的每列的串与相应的一个位线相连。 多个存储块的一个存储块包括用于存储ROM数据的第一区域和用于存储用于修复ROM数据的副本ROM数据的第二区域。

公开(公告)号：KR1020120071805A

公开(公告)日：2012-07-03

申请号：KR1020100133498

申请日：2010-12-23

Applicant: 삼성전자주식회사

Inventor： 박종열

IPC: G11C16/04 ,  G11C16/10 ,  G11C16/26 ,  G06F3/06 ,  G06F12/02

CPC classification number: G11C16/0483 ,  G06F3/0679 ,  G11C16/10 ,  G11C16/26 ,  G06F12/0246 ,  G11C16/24 ,  G11C17/18

Abstract: PURPOSE: A nonvolatile memory device is provided to store ROM data and the copied ROM data by using one memory block. CONSTITUTION: A memory cell array(110) comprises a region for storing ROM data. A plurality of bit lines is arranged in a memory cell array. A plurality of memory blocks is arranged in rows and columns and has a plurality of strings which are vertically formed on the substrate. The strings of each row which belong to each memory block are respectively connected to the bit lines. The strings of each column which belong to each memory block are commonly connected to the corresponding bit line.

Abstract translation: 目的：提供非易失性存储器件，通过使用一个存储器块来存储ROM数据和复制的ROM数据。 构成：存储单元阵列（110）包括用于存储ROM数据的区域。 多个位线被布置在存储单元阵列中。 多个存储块以行和列布置，并且具有垂直形成在基板上的多个串。 属于每个存储器块的每行的串分别连接到位线。 属于每个存储器块的每列的串通常连接到相应的位线。

公开(公告)号：KR100801917B1

公开(公告)日：2008-02-12

申请号：KR1020070001227

申请日：2007-01-05

Applicant: 삼성전자주식회사

Inventor： 박종열 ,  박민건

IPC: G11C16/24 ,  G11C16/30 ,  G11C16/06 ,  G11C16/10

CPC classification number: G11C16/24 ,  G11C5/063 ,  G11C7/18 ,  G11C16/10 ,  G11C16/30

Abstract: A nonvolatile semiconductor memory device with a voltage control block shared by lower bit lines and upper bit lines and a memory card and a system comprising the same are provided to have high integration density and reliability as reducing layout area. According to a nonvolatile semiconductor memory device, a page buffer includes a bottom latch block and a top latch block. A memory array is connected to the bottom latch block through a bottom common bit line, and is connected to the top latch block through a top common bit line. The memory array comprises a number of nonvolatile memory cells, a bottom even bit line and a bottom odd bit line, a top even bit line and a top odd bit line, an even switch and an odd switch. The even switch connects the bottom even bit line and the top even bit line electrically in response to an even connection control signal. The odd switch connects the bottom odd bit line and the top odd bit line electrically, in response to an odd connection control signal.

Abstract translation: 提供了具有由低位线和高位线共享的电压控制块和存储卡的非易失性半导体存储器件以及包括该非易失性半导体存储器的系统，以具有降低布局面积的高集成密度和可靠性。 根据非易失性半导体存储器件，页面缓冲器包括底部锁存块和顶部锁存块。 存储器阵列通过底部公共位线连接到底部锁存块，并且通过顶部公共位线连接到顶部锁存器块。 存储器阵列包括多个非易失性存储器单元，底部偶数位线和底部奇数位线，顶部偶数位线和顶部奇数位线，偶数开关和奇数开关。 偶数开关响应于偶数连接控制信号而电连接底部偶数位线和顶部偶数位线。 奇数开关响应于奇数连接控制信号而将底部奇数位线和顶部奇数位线电连接。

公开(公告)号：KR100476891B1

公开(公告)日：2005-03-17

申请号：KR1020020021183

申请日：2002-04-18

Applicant: 삼성전자주식회사

Inventor： 박종열

IPC: G11C11/407

CPC classification number: G11C11/406 ,  G11C2207/2227

Abstract: 반도체 메모리 장치의 동작 모드에 따라 가변적인 리스토어(restore) 시간을 갖는 리프레쉬 회로 및 그 리프레쉬 방법이 개시된다. 본 발명의 리프레쉬 회로는 셀프 리프레쉬 오실레이터, 리프레쉬 펄스 발생부, 스탠바이 리프레쉬 신호 발생부, 그리고 워드라인 펄스 발생부를 발생한다. 셀프 리프레쉬 오실레이터는 소정의 주기를 갖는 클럭 신호를 발생하고, 리프레쉬 신호 발생부는 클럭 신호를 수신하여 제1 및 제2 리프레쉬 신호를 발생한다. 스탠바이 리프레쉬 신호 발생부는 제2 리프레쉬 신호와 반도체 메모리 장치의 액티브 상태와 스탠바이 상태를 나타내는 칩 선택 신호를 수신하여 스탠바이 리프레쉬 신호를 발생하고, 워드라인 펄스 발생부는 제1 리프레쉬 신호와 스탠바이 리프레쉬 신호를 수신하여 워드라인 구동 신호를 발생한다. 따라서, 본 발명의 리프레쉬 회로는 반도체 메모리 장치가 스탠바이 상태일 때 발생되는 워드라인 구동 신호의 펄스 폭이 액티브 상태일 때 발생되는 워드라인 구동 신호의 펄스 폭보다 길다. 그러므로, 스탠바이 상태일 때 리프레쉬 시간을 길게 하여 메모리 셀 데이터의 리스토어 시간이 길어지기 때문에 충분한 리프레쉬가 일어난다. 또한, 스탠바이 상태일 때 리프레쉬 동작을 위한 시간 간격이 증가되어 전력 소모가 줄어든다.

公开(公告)号：KR101406228B1

公开(公告)日：2014-06-12

申请号：KR1020080065141

申请日：2008-07-04

Applicant: 삼성전자주식회사

Inventor： 박종열

IPC: G11C16/34 ,  G11C16/08 ,  G11C16/30

CPC classification number: G11C16/0483 ,  G11C16/08 ,  G11C16/10 ,  G11C16/3418 ,  G11C16/3454

Abstract: 본 발명은 프로그램 디스터브 현상을 개선하는 불휘발성 메모리 장치 및 그 프로그램 방법에 대하여 개시된다. 불휘발성 메모리 장치는, 메모리 셀 어레이 블락과 워드라인 드라이버, 그리고 웰 바이어스 제어부를 포함한다. 메모리 셀 어레이 블락은, 직렬 연결된 다수개의 메모리 셀들이 비트라인에 연결되는 셀 스트링을 적어도 하나 이상 포함하고, 메모리 셀들이 이븐 워드라인들과 오드 워드라인들에 교대로 연결된다. 워드라인 드라이버는, 메모리 셀들의 프로그램 검증 판독 단계 후, 이븐 워드라인들을 제1 전압으로 먼저 구동한 후 오드 워드라인들을 제1 전압으로 구동한다. 이에 따라, 이븐 워드라인의 전압 레벨이 제1 전압보다 낮은 전압 레벨로 떨어진다. 웰 바이어스 제어부는, 프로그램 동작, 독출 동작 또는 삭제 동작의 동작 모드들에 따라 이븐 워드라인들과 오드 워드라인들로 해당되는 구동 전압들을 전달하는 고전압 엔모스 트랜지스터들이 형성된 P-웰의 바이어스를 플로팅시킨다.
프로그램 디스터브 현상, 이븐 워드라인들, 오드 워드라인들, 커플링 효과, P웰 바이어스 제어부

公开(公告)号：KR100706246B1

公开(公告)日：2007-04-11

申请号：KR1020050043779

申请日：2005-05-24

Applicant: 삼성전자주식회사

Inventor： 김경애 ,  박종열 ,  이동희

IPC: G11B20/04

CPC classification number: G06F13/385

Abstract: 여기에 제공되는 메모리 카드는 읽기 개시 정보의 입력시, 프로그램의 개입없이 외부 어드레스 및 설정된 어드레스 중 어느 하나에 따라 내부 어드레스를 발생하는 제 1 스케줄러와; 내장 프로그램을 포함하며, 읽기 명령이 입력될 때 상기 내장 프로그램을 사용하여 외부 어드레스를 내부 어드레스로 변환하는 제 2 스케줄러와; 그리고 상기 제 1 스케줄러 및 상기 제 2 스케줄러 중 어느 하나로부터의 내부 어드레스에 따라 읽기 동작을 수행하는 플래시 메모리를 포함하며, 상기 제 2 스케줄러는 읽기 명령의 입력시 가속 인에이블 정보를 상기 제 1 스케줄러에 설정하고; 상기 제 1 스케줄러는 상기 가속 인에이블 정보가 설정되어 있는 동안 상기 읽기 개시 정보의 입력에 응답하여 내부 어드레스를 발생하며; 그리고 상기 가속 인에이블 정보가 설정되어 있는 동안 상기 제 2 스케줄러의 어드레스 변환 동작은 중지된다.

公开(公告)号：KR1020040006112A

公开(公告)日：2004-01-24

申请号：KR1020020039641

申请日：2002-07-09

Applicant: 삼성전자주식회사

Inventor： 한상집 ,  조성규 ,  박종열

IPC: G11C11/407

CPC classification number: G11C5/025 ,  G11C11/4085 ,  G11C11/4091

Abstract: PURPOSE: A refresh type semiconductor memory device of twin cell structure is provided to perform divided word line activation. CONSTITUTION: According to the semiconductor memory device, a plurality of memory cell arrays are arranged in a matrix of rows and columns, and each of the plurality of memory cell arrays has a plurality of word lines and a plurality of bit lines and a plurality of memory cells arranged on the intersections of the word lines and the bit lines. Sense amplification areas are arranged between adjacent memory cell arrays respectively. Sub word line driver areas(20) are shared with two memory cell array blocks(40) by being arranged in every memory cell array. And a plurality of circuit block areas are arranged on the intersection where the arrangement area of the sub word line driver and the arrangement area of the block sense amplifier are crossed, and includes a LA driver driving the block sense amplifier and a PXiD circuit generating a driving control signal, and a BSYD circuit for enabling the LA driver selectively in response to a block control signal.

Abstract translation: 目的：提供双单元结构的刷新型半导体存储器件，以执行划分的字线激活。 构成：根据半导体存储器件，多个存储单元阵列以行和列的矩阵排列，并且多个存储单元阵列中的每一个具有多个字线和多个位线和多个位线 存储单元布置在字线和位线的交点上。 感测放大区域分别布置在相邻的存储单元阵列之间。 通过布置在每个存储单元阵列中，子字线驱动器区域（20）与两个存储单元阵列块（40）共享。 并且在子字线驱动器的配置区域和块读出放大器的布置区域交叉的交点上布置多个电路块区域，并且包括驱动块读出放大器的LA驱动器和产生 驱动控制信号和BSYD电路，用于响应于块控制信号选择性地使能LA驱动器。

公开(公告)号：KR1020030082723A

公开(公告)日：2003-10-23

申请号：KR1020020021183

申请日：2002-04-18

Applicant: 삼성전자주식회사

Inventor： 박종열

IPC: G11C11/407

CPC classification number: G11C11/406 ,  G11C2207/2227

Abstract: PURPOSE: A refresh circuit having a variable restore time according to an operation mode of a semiconductor memory device and a refresh method thereof are provided to prolong a refresh time in a standby state. CONSTITUTION: A self refresh oscillator(200) generates a clock signal having a fixed period. A refresh pulse generator(300) generates the first and the second refresh signal by receiving the above clock signal. A standby refresh signal generator(400) generates a standby refresh signal by receiving the second refresh signal and a chip selection signal indicating an active state and a standby state of the semiconductor memory device. And a word line pulse generator(500) generates a word line driving signal by receiving the first refresh signal and the standby refresh signal. A pulse width of the word line driving signal generated in the standby state is longer than the pulse width of the word line driving signal generated in the active mode.

Abstract translation: 目的：提供根据半导体存储器件的操作模式具有可变恢复时间的刷新电路及其刷新方法，以延长待机状态下的刷新时间。 构成：自刷新振荡器（200）产生具有固定周期的时钟信号。 刷新脉冲发生器（300）通过接收上述时钟信号来产生第一和第二刷新信号。 待机刷新信号发生器（400）通过接收第二刷新信号和指示半导体存储器件的活动状态和待机状态的芯片选择信号来产生待机刷新信号。 并且字线脉冲发生器（500）通过接收第一刷新信号和待机刷新信号来产生字线驱动信号。 在待机状态下产生的字线驱动信号的脉冲宽度大于在活动模式下产生的字线驱动信号的脉冲宽度。

公开(公告)号：KR1020020001975A

公开(公告)日：2002-01-09

申请号：KR1020000036332

申请日：2000-06-29

Applicant: 삼성전자주식회사

Inventor： 박종열 ,  김창래 ,  정민철 ,  한상집

IPC: G11C11/407

CPC classification number: G11C11/40615 ,  G11C11/4076 ,  G11C11/408 ,  G11C2211/4066

Abstract: PURPOSE: A semiconductor memory device having an address skew free circuit is provided, which can prevent cell data loss by preventing a plurality of memory cells from being selected as an address skew permission range increases. CONSTITUTION: A memory cell array(9) has a plurality of memory cells connected to a plurality of word lines(WL) and a plurality of bit lines(BL), and one memory cell comprises one transistor and one capacitor. A row decoder(8) selects one of the word lines by decoding a row address signal, and a column decoder(11) selects one of the bit lines through a column gate(12) by decoding a column address signal. A write or a read operation mode is determined by a logic state of a write enable signal(WEB) applied to an I/O gate(13). An address transition sensing circuit(2) generates an ATD pulse by sensing the change of an address being output from an address buffer(1). A pulse extension circuit(3) generates a pulse extended signal ATDD by extending the ATD pulse. An ending edge pulse circuit(4) generates a normal operation enable pulse(NRE) by detecting an ending edge of the extended pulse signal ATDD. A pulse extension and OR gate circuit(5) further extends the extended pulse signal ATDD and generates an NERFH signal by OR-gating.

Abstract translation: 目的：提供一种具有地址偏斜自由电路的半导体存储器件，通过防止多个存储单元因地址偏斜允许范围的增加而被选择，从而防止单元数据丢失。 构成：存储单元阵列（9）具有连接到多个字线（WL）和多个位线（BL）的多个存储单元，一个存储单元包括一个晶体管和一个电容器。 行解码器（8）通过解码行地址信号来选择字线之一，并且列解码器（11）通过对列地址信号进行解码来通过列门选择一个位线。 写入或读取操作模式由施加到I / O门（13）的写使能信号（WEB）的逻辑状态确定。 地址转换检测电路（2）通过感测从地址缓冲器（1）输出的地址的变化来产生ATD脉冲。 脉冲延长电路（3）通过扩展ATD脉冲来产生脉冲扩展信号ATDD。 结束边缘脉冲电路（4）通过检测扩展脉冲信号ATDD的结束边沿产生正常工作使能脉冲（NRE）。 脉冲扩展和或门电路（5）进一步扩展扩展脉冲信号ATDD，并通过OR门控产生NERFH信号。