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公开(公告)号：KR1020110059313A
公开(公告)日：2011-06-02
申请号：KR1020090116010
申请日：2009-11-27
Applicant: 삼성전자주식회사
CPC classification number: G06F12/0246 , G06F2212/7211 , G11C7/04 , G11C13/0035 , G11C16/26 , G11C16/349 , G11C16/34 , G11C16/14
Abstract: PURPOSE: A nonvolatile memory device, a memory management system having the same, and a wear leveling method thereof are provided to improve the performance and lifespan of a non-volatile memory device by managing wear quality according to the number of erasures and degree of wear. CONSTITUTION: In a nonvolatile memory device, a memory management system having the same, and a wear leveling method thereof, a memory controller comprises a threshold voltage measure controller(120 1). The threshold voltage measure controller measures the threshold voltage of a charge loss measurement cell. The threshold voltage measure controller calculates the degree of change of the threshold voltage. The threshold voltage measure controller calculates a valid erasure frequency. The memory cell array comprises a valid erasure frequency table(120 2). The valid erasure frequency table comprises an erasure frequency table. The erasure frequency table stores the erasure frequencies of a plurality of memory blocks.
Abstract translation: 目的：提供一种非易失性存储器件，具有其的存储器管理系统及其磨损均衡方法，以通过根据擦除次数和磨损程度管理磨损品质来改善非易失性存储器件的性能和寿命 。 构成：在非易失性存储器件中，具有相同的存储器管理系统及其磨损均衡方法，存储器控制器包括阈值电压测量控制器（120 1）。 阈值电压测量控制器测量电荷损失测量单元的阈值电压。 阈值电压测量控制器计算阈值电压的变化程度。 阈值电压测量控制器计算有效的擦除频率。 存储单元阵列包括有效擦除频率表（120 2）。 有效擦除频率表包括擦除频率表。 擦除频率表存储多个存储块的擦除频率。
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公开(公告)号：KR1020100062149A
公开(公告)日：2010-06-10
申请号：KR1020080120598
申请日：2008-12-01
Applicant: 삼성전자주식회사
Abstract: PURPOSE: A power-on detector, an operating method thereof, and a memory device including the same are provided to detect that a power voltage level reaches a target voltage by calculating the arrival time of the power voltage level to the target voltage level based on the increase rate of the power voltage level. CONSTITUTION: A first voltage detector(110) detects whether the voltage level of the power provided from the outside reaches a first voltage in a power-on operation. A second voltage detector(130) detects whether the voltage level of the power provided from the outside reaches a second voltage in the power-on operation. A counter(120) outputs a count value. A calculator(140) calculates the increase rate of the voltage level of the power provided from the outside based on a first voltage and a second voltage. The calculator calculates the arrival time of the voltage level of the power provided from the outside to the target voltage level based on the increase rate of the voltage.
Abstract translation: 目的：提供一种上电检测器及其操作方法以及包括该电源检测器的存储器件，以通过基于以下方式计算电力电压电平达到目标电压电平的到达时间来检测电力电压电平达到目标电压 电源电压的增加幅度。 构成：第一电压检测器（110）检测从外部提供的电力的电压电平在通电操作中是否达到第一电压。 第二电压检测器（130）检测从外部提供的电力的电压电平在通电操作中是否达到第二电压。 计数器（120）输出计数值。 计算器（140）基于第一电压和第二电压来计算从外部提供的电力的电压电平的增加率。 计算器根据电压的增加率计算从外部提供到目标电压电平的电力电压的到达时间。
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公开(公告)号：KR1020090075535A
公开(公告)日：2009-07-08
申请号：KR1020080001427
申请日：2008-01-04
Applicant: 삼성전자주식회사
IPC: G11C16/34
CPC classification number: G11C16/3454 , G11C16/0483
Abstract: A verifying method of flash memory device is provided to expand the pass voltage window by improving the channel boosting efficiency regardless of the reduction of the pass voltage which is applied to the memory cell. In case the selected memory cell is the program failure, the bit line(BL) connected to the memory string is pre-charged by the power supply voltage(VDD). The fixed voltage(VDD+Vth) is applied to the string selection line(SSL) connected to the string selection transistor(SG1A). The fixed voltage is obtained by adding the threshold voltage of the string selection transistor to the power supply voltage. The ground voltage(VSS) is applied to the word line connected to the memory cell, and the ground selection line(GSL) connected to the ground-selection transistor(SG2A). The selected memory cell is again programmed. At this time, the program voltage is applied to the word line of the selected memory cell. Moreover, the pass voltage is applied to the word line of the memory cell which is unselected.
Abstract translation: 提供闪速存储器件的验证方法，用于通过提高通道升压效率来扩展通过电压窗口，而不管施加到存储器单元的通过电压的减小。 在选择的存储单元是程序故障的情况下，连接到存储器串的位线（BL）由电源电压（VDD）预充电。 固定电压（VDD + Vth）被施加到连接到串选择晶体管（SG1A）的串选择线（SSL）。 通过将串选择晶体管的阈值电压与电源电压相加来获得固定电压。 接地电压（VSS）被施加到连接到存储单元的字线和连接到接地选择晶体管（SG2A）的接地选择线（GSL）。 所选存储单元再次被编程。 此时，将编程电压施加到所选存储单元的字线。 此外，通过电压被施加到未被选择的存储单元的字线。
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公开(公告)号：KR1020040076727A
公开(公告)日：2004-09-03
申请号：KR1020030012066
申请日：2003-02-26
Applicant: 삼성전자주식회사
IPC: G11C16/00
CPC classification number: G11C16/34 , G11C16/0483
Abstract: PURPOSE: A NAND flash memory device including an array of state cells to store block erase/program information is provided to reduce a program time. CONSTITUTION: According to the NAND flash memory device(100) including a memory cell array(110) having a plurality of memory blocks(BLOCK0-BLOCKm), a state cell array(170) has a plurality of state cells, and stores data indicating erase/program states of the memory blocks. A data generation circuit generates data indicating a program state of a selected memory block in response to a data input command, and generates data indicating an erase state of the selected memory block in response to a block erase setup command. The first signal generation circuit generates a block state write enable signal and a clock signal in response to one of an erase command and a program command. A selection circuit(180) selects at least one of state cells of the state cell array in response to a block address of the selected memory block. A write circuit(200) receives data from the data generation circuit in response to the clock signal during a program or erase operation, and writes the inputted data to the selected state cell. And a control circuit(210) controls the write circuit so that the data inputted to the write circuit is stored in the selected state cell when the erase/program operation of the selected memory block is performed.
Abstract translation: 目的：提供包括用于存储块擦除/程序信息的状态单元阵列的NAND闪速存储器件以减少编程时间。 构成：根据包括具有多个存储块（BLOCK0-BLOCKm）的存储单元阵列（110）的NAND快闪存储器件（100），状态单元阵列（170）具有多个状态单元，并存储指示 内存块的擦除/编程状态。 数据产生电路响应于数据输入命令产生指示所选择的存储器块的程序状态的数据，并且响应于块擦除设置命令产生指示所选存储器块的擦除状态的数据。 第一信号产生电路响应于擦除命令和程序命令之一产生块状态写使能信号和时钟信号。 选择电路（180）响应于所选存储器块的块地址选择状态单元阵列的状态单元中的至少一个。 写入电路（200）在编程或擦除操作期间响应于时钟信号从数据产生电路接收数据，并将输入的数据写入所选状态单元。 并且当执行所选择的存储块的擦除/编程操作时，控制电路（210）控制写入电路，使得输入到写入电路的数据被存储在所选择的状态单元中。
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5.发明授权하부 비트라인들과 상부 비트라인들이 전압제어블락을공유하는 가지는 불휘발성 반도체 메모리 장치 및 이를구비하는 메모리 카드 및 시스템 失效具有电压控制块的非线性半导体存储器件共享下位元件和上位元件和存储卡和系统
公开(公告)号：KR100801917B1
公开(公告)日：2008-02-12
申请号：KR1020070001227
申请日：2007-01-05
Applicant: 삼성전자주식회사
Abstract: A nonvolatile semiconductor memory device with a voltage control block shared by lower bit lines and upper bit lines and a memory card and a system comprising the same are provided to have high integration density and reliability as reducing layout area. According to a nonvolatile semiconductor memory device, a page buffer includes a bottom latch block and a top latch block. A memory array is connected to the bottom latch block through a bottom common bit line, and is connected to the top latch block through a top common bit line. The memory array comprises a number of nonvolatile memory cells, a bottom even bit line and a bottom odd bit line, a top even bit line and a top odd bit line, an even switch and an odd switch. The even switch connects the bottom even bit line and the top even bit line electrically in response to an even connection control signal. The odd switch connects the bottom odd bit line and the top odd bit line electrically, in response to an odd connection control signal.
Abstract translation: 提供了具有由低位线和高位线共享的电压控制块和存储卡的非易失性半导体存储器件以及包括该非易失性半导体存储器的系统，以具有降低布局面积的高集成密度和可靠性。 根据非易失性半导体存储器件，页面缓冲器包括底部锁存块和顶部锁存块。 存储器阵列通过底部公共位线连接到底部锁存块，并且通过顶部公共位线连接到顶部锁存器块。 存储器阵列包括多个非易失性存储器单元，底部偶数位线和底部奇数位线，顶部偶数位线和顶部奇数位线，偶数开关和奇数开关。 偶数开关响应于偶数连接控制信号而电连接底部偶数位线和顶部偶数位线。 奇数开关响应于奇数连接控制信号而将底部奇数位线和顶部奇数位线电连接。
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Patent Agency Ranking
公开(公告)号：KR100626393B1
公开(公告)日：2006-09-20
申请号：KR1020050029067
申请日：2005-04-07
Applicant: 삼성전자주식회사
IPC: G11C16/00
Abstract: 여기에 개시된 불휘발성 메모리 장치는, 하나 또는 그 이상의 매트들로부터 독출된 복수 개의 카피백 데이터들을 복수 개의 버퍼들에게 순차적으로 저장한 후, 버퍼들에 저장된 데이터들을 서로 다른 매트들로 동시에 프로그램하는 방식의 멀티-페이지 카피백을 수행한다. 이 때, 복수 개의 카피백 데이터들은 매트들의 위치 및 각 매트로부터 독출될 카피백 데이터의 개수에 제한을 받지않고 독출될 수 있으며, 독출된 복수 개의 카피백 데이터들은 복수 개의 매트들로 동시에 프로그램된다.
Abstract translation: 这里所公开的非易失性存储装置是，如何一个或存储所述多个副本背面从进一步顺序地向所述多个缓冲器的垫读出的数据之后，而存储在不同的垫的缓冲器中的节目数据 复制回来。 此时，被可以但不限于复制回数据的数量来读取多个复录的数据以位置的读出和所述垫的每个垫，读取多个拷贝回数据的被同时编程到多个垫。
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7.发明授权
公开(公告)号：KR100618902B1
公开(公告)日：2006-09-01
申请号：KR1020050052484
申请日：2005-06-17
Applicant: 삼성전자주식회사
Abstract: 불휘발성 반도체 메모리 장치의 프로그램 방법이 개시된다. 본 발명에 따른 프로그램 방법은, 호스트로부터 메모리 셀에 프로그램할 데이터를 입력받는 단계, 메모리 셀에 데이터를 프로그램하는 단계, 메모리 셀의 데이터가 정상적으로 프로그램되었는지 검증하기 위해 메모리 셀을 검증 판독하는 단계, 메모리 셀 내의 데이터를 검증하기 위해 메모리 셀의 검증 판독 동작과 동시에 비트 라인들에서 판독된 데이터를 순차적으로 스캔하여 출력하기 위한 Y-스캔(Y-scan) 단계를 포함한다.
플래시 메모리, 검증 판독, Y-스캔Abstract translation: 公开了一种非易失性半导体存储器件的编程方法。 根据本发明的编程方法包括以下步骤：从主机接收要被编程到存储器单元中的数据，将数据编程到存储器单元中，验证和读取存储器单元以验证存储器单元的数据被正常编程， 以及Y扫描步骤，顺序扫描并输出从存储单元的验证读取操作同时从位线读出的数据以验证单元中的数据。
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公开(公告)号：KR101662273B1
公开(公告)日：2016-10-05
申请号：KR1020090116010
申请日：2009-11-27
Applicant: 삼성전자주식회사
CPC classification number: G06F12/0246 , G06F2212/7211 , G11C7/04 , G11C13/0035 , G11C16/26 , G11C16/349
Abstract: 본발명은웨어-레벨링기능을갖는비휘발성메모리장치및 그것을포함하는메모리시스템에관한것이다. 본발명에따른비휘발성메모리장치는메모리코어및 비휘발성메모리장치내부에메모리셀의마모도를제어하기위한제어부를포함한다. 제어부는메모리셀의선택된영역의전하측정셀로부터실제마모도의데이터를얻어서마모도를판단하고, 선택된영역의마모도를소거회수테이블에저장해놓아메모리셀의마모도가다른영역보다높은경우메모리셀의다른영역을사용하는것을특징으로한다. 본발명에의하면, 비휘발성메모리장치내부에메모리셀의마모도를제어하기위한제어부및 실제마모도를측정할수 있는전하측정셀을구비하기때문에메모리시스템의수명을연장시킬수 있다.
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公开(公告)号：KR101635506B1
公开(公告)日：2016-07-04
申请号：KR1020100028008
申请日：2010-03-29
Applicant: 삼성전자주식회사
CPC classification number: G11C16/26 , G11C11/5642 , G11C16/0483
Abstract: 여기에는불 휘발성메모리장치로부터데이터를읽는방법이제공되며, 그러한방법은읽기요청에응답하여상기불 휘발성메모리장치로부터읽기요청된데이터를읽고; 상기읽기요청된데이터의오류가정정가능하지않을때, 서로다른읽기해상도들을갖는적어도두개의연판정읽기동작들중 상대적으로낮은레벨의연판정읽기동작을활성화시키고, 상기상대적으로낮은레벨의연판정읽기동작에의해서상기불 휘발성메모리장치로부터읽혀진데이터에의거하여, 상기읽기요청된데이터의오류가정정가능한지의여부를판별하는것을포함한다. 상기상대적으로낮은레벨의연판정읽기동작동안상기읽기요청된데이터를읽는동작이생략된다.
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公开(公告)号：KR101458955B1
公开(公告)日：2014-11-10
申请号：KR1020080001427
申请日：2008-01-04
Applicant: 삼성전자주식회사
IPC: G11C16/34
CPC classification number: G11C16/3454 , G11C16/0483
Abstract: 본 발명은 넓은 패스 전압 윈도우를 얻는 플래쉬 메모리 장치의 프로그램 방법에 대하여 개시된다. 플래쉬 메모리 장치는 스트링 선택 트랜지스터, 복수개의 메모리 셀들 및 접지 선택 트랜지스터가 직렬로 연결된, 적어도 하나 이상의 메모리 스트링을 포함하는 메모리 셀 어레이를 갖는다. 플래쉬 메모리 장치의 프로그램 방법은, 메모리 스트링과 연결되는 비트라인에 선택된 메모리 셀에 프로그램할 데이터를 로딩하는 단계, 선택된 메모리 셀과 연결되는 선택 워드라인에는 프로그램 전압을 인가하고 비선택 워드라인들에는 패스 전압을 인가하여 선택된 메모리 셀을 프로그램하는 단계, 프로그램 후 워드라인들을 접지 전압으로 복원하는 단계, 스트링 선택 라인과 비선택 워드라인들 및 접지 선택 라인에 독출 전압을 인가하고 선택 워드라인에 검증 전압을 인가하여 메모리 스트링과 연결되는 비트라인의 데이터를 센싱하는 단계, 스트링 선택 트랜지스터와 연결되는 스트링 선택 라인에 전원 전압에다가 스트링 선택 트랜지스터의 문턱 전압을 더한 전압을 인가하는 단계, 워드라인들과 접지 선택 트랜지스터와 연결되는 접지 선택 라인에 접지 전압을 인가하는 단계, 메모리 스트링과 연결되는 비트라인을 전원 전압으로 프리차아지시키는 단계, 그리고 선택된 메모리 셀의 프로그램 완료 여부를 판정하는 단계를 포함한다.
플래쉬 메모리 장치, 프로그램 검증, 채널 프리차아지, 패스 전압 윈도우
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