公开(公告)号：KR102055379B1

公开(公告)日：2019-12-13

申请号：KR1020130094225

申请日：2013-08-08

Applicant: 삼성전자주식회사

Inventor： 안태현 ,  나카니시,토시로 ,  남갑진 ,  이종호

IPC: H01L29/78 ,  H01L21/336

公开(公告)号：KR100843234B1

公开(公告)日：2008-07-03

申请号：KR1020070008610

申请日：2007-01-26

Applicant: 삼성전자주식회사

Inventor： 하대원 ,  안태현 ,  심민영

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/94 ,  H01L21/823418 ,  H01L27/0629 ,  H01L27/105 ,  H01L27/0733

Abstract: A semiconductor device and a manufacturing method thereof are provided to maintain capacitance of a capacitor and to reduce leakage current through a dielectric layer. A first region for forming a transistor and a second region for forming a capacitor are defined on a semiconductor substrate(105). A gate electrode(120) is formed on the first region. A first source region(157) and a first drain region(162) are defined on the first region of both sides of the gate electrode. An upper electrode(130) is formed on the second region. A second source region(135b) and a second drain region(140b) are defined on the second region of both sides of the upper electrode. The impurity doping density of the second source region and the second drain region is smaller than the impurity doping density of the first source region and the drain region. The depth of the first source region and the first drain region is larger than the depth of the second source region and the second drain region.

Abstract translation: 提供半导体器件及其制造方法来维持电容器的电容并且减小通过电介质层的泄漏电流。 用于形成晶体管的第一区域和用于形成电容器的第二区域被限定在半导体衬底（105）上。 在第一区域上形成栅电极（120）。 第一源极区域（157）和第一漏极区域（162）被限定在栅电极的两侧的第一区域上。 上部电极（130）形成在第二区域上。 第二源极区域（135b）和第二漏极区域（140b）限定在上部电极的两侧的第二区域上。 第二源极区域和第二漏极区域的杂质掺杂浓度小于第一源极区域和漏极区域的杂质掺杂密度。 第一源极区域和第一漏极区域的深度大于第二源极区域和第二漏极区域的深度。

公开(公告)号：KR100583954B1

公开(公告)日：2006-05-26

申请号：KR1020030080740

申请日：2003-11-14

Applicant: 삼성전자주식회사

Inventor： 안태현

IPC: H01L21/762

Abstract: 트랜치 플러그 패턴을 갖는 반도체 장치의 제조방법을 제공한다. 이 방법은 트랜치의 측벽을 이용해서 활성영역의 폭을 증가하여 반도체 장치의 퍼포먼스를 향상시킨다. 이를 위해서, 상기 방법은 반도체 기판의 소정영역에 트랜치를 형성하는 것을 포함한다. 상기 트랜치는 활성영역을 고립시킨다. 다음으로, 상기 트랜치에 트랜치 플러그를 형성하고, 상기 트랜치 플러그를 부분 식각해서 트랜치 플러그 패턴을 형성하여 트랜치 측벽의 상부측을 노출시킨다. 이를 통해서, 상기 반도체 장치들은 주어진 디자인 룰 내에서 증가된 활성영역을 구비되어져서 그 장치의 전류 구동능력을 배가시킬 수 있다.
트랜치, 트랜치 플러그, 활성영역, 트랜치 플러그 패턴.