公开(公告)号：KR102245133B1

公开(公告)日：2021-04-28

申请号：KR1020140137857

申请日：2014-10-13

Applicant: 삼성전자주식회사

Inventor： 정은애 ,  최정달 ,  나카니시,토시로 ,  김유빈 ,  남갑진 ,  이동규 ,  자오,광판

IPC: H01L29/78 ,  H01L21/336

Abstract: 본발명의기술적사상은다양한크기의 finFET들을구비한로직소자의성능을향상시킬수 있고, 또한핀의스케일링에따른로직소자의성능을향상시키면서도 I/O 소자의신뢰성을향상시키고누설전류를방지할수 있는이종게이트구조의 FET를구비한반도체소자및 그제조방법을제공한다. 그반도체소자는기판; 상기기판상에형성된트리플(triple)-게이트구조의제1 핀전계효과트랜지스터(fin Field Effect Transistor: finFET); 및상기기판상에형성된더블(double)-게이트구조의제2 finFET;를포함한다.

公开(公告)号：KR101847630B1

公开(公告)日：2018-05-24

申请号：KR1020130035314

申请日：2013-04-01

Applicant: 삼성전자주식회사

Inventor： 백성권 ,  남갑진 ,  김진석 ,  민지영 ,  정은애

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/4236 ,  H01L27/10814 ,  H01L27/10823 ,  H01L27/10855 ,  H01L27/10876 ,  H01L29/7827

Abstract: 반도체소자및 이를채택하는전자장치를제공한다. 이반도체소자는반도체기판의활성영역내에배치된제1 소스/드레인영역및 제2 소스/드레인영역을포함한다. 상기활성영역을가로지는게이트구조체가배치된다. 상기게이트구조체는상기제1 및제2 소스/드레인영역들사이에배치된다. 상기게이트구조체는제1 부분및 제1 부분상의제2 부분을가지며, 상기활성영역의상부면보다낮은레벨에배치된게이트전극; 상기게이트전극상의절연성캐핑패턴; 상기게이트전극과상기활성영역사이의게이트유전체; 및상기게이트전극의상기제2 부분과상기활성영역사이의빈 공간을포함한다.

公开(公告)号：KR1020150055219A

公开(公告)日：2015-05-21

申请号：KR1020130137235

申请日：2013-11-12

Applicant: 삼성전자주식회사

Inventor： 김진석 ,  남갑진 ,  김동환 ,  김수환 ,  나카니시토시로 ,  백성권 ,  안태현 ,  정은애

IPC: H01L21/31

CPC classification number: H01L21/28185 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/518 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/66795 ,  H01L29/7833

Abstract: 개시된반도체장치제조방법은활성영역을갖는반도체기판을마련하는단계와, 상기활성영역에게이트절연을위한유전막을형성하는단계와, 상기유전막상에저마늄(Ge)이함유된물질로이루어진큐어링층을형성하는단계와, 상기큐어링층을열처리하는단계와상기큐어링층을제거하는단계를포함한다. 상기저마늄이함유된물질은 SiGe 또는 Ge일수 있다.

Abstract translation: 公开的制造半导体器件的方法包括以下步骤：制备具有有源区的半导体衬底; 在有源区上形成用于绝缘栅极的绝缘膜; 在所述电介质膜上形成由含有锗（Ge）的材料制成的固化层; 热处理固化层; 并去除固化层。 含锗的材料可以是SiGe或Ge。

公开(公告)号：KR1020140016694A

公开(公告)日：2014-02-10

申请号：KR1020120083753

申请日：2012-07-31

Applicant: 삼성전자주식회사

Inventor： 민지영 ,  남갑진 ,  정은애 ,  최정달 ,  김진석 ,  백성권

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L27/092 ,  H01L21/823437 ,  H01L21/82345 ,  H01L21/823462 ,  H01L21/823842 ,  H01L21/823857

Abstract: The present invention relates to a semiconductor device manufacturing method which forms a thin film on a substrate including a first region and a second region. A gate insulation film is formed on the thin film. A lower electrode film is formed on the gate insulation film. The gate insulation film is exposed at the second region by removing a part of the lower electrode film positioned at the second region. Nitrogen is injected to the part of the thin film positioned at the exposed gate thin film or under the same. An upper electrode film is formed at the lower electrode film remaining at the first region, and the exposed gate insulation film part. A first gate structure and a second gate structure are respectively formed at the first and second regions by partially removing the upper electrode film, the lower electrode film, the gate insulation film, and the thin film.

Abstract translation: 本发明涉及在包括第一区域和第二区域的基板上形成薄膜的半导体器件制造方法。 在薄膜上形成栅极绝缘膜。 在栅极绝缘膜上形成下部电极膜。 通过去除位于第二区域的下部电极膜的一部分，在第二区域露出栅极绝缘膜。 将氮气注入位于暴露的栅极薄膜处的薄膜的部分或其下方。 在保持在第一区域的下电极膜和暴露的栅绝缘膜部分上形成上电极膜。 通过部分去除上电极膜，下电极膜，栅极绝缘膜和薄膜，分别在第一和第二区域形成第一栅极结构和第二栅极结构。

公开(公告)号：KR1020120042301A

公开(公告)日：2012-05-03

申请号：KR1020100103937

申请日：2010-10-25

Applicant: 삼성전자주식회사

Inventor： 민지영 ,  신유균 ,  남갑진 ,  김영필

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/66545 ,  H01L21/28185 ,  H01L21/28202 ,  H01L29/165 ,  H01L29/513 ,  H01L29/518 ,  H01L29/66537 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7833 ,  H01L29/0843

Abstract: PURPOSE: A semiconductor device manufacturing method is provided to improve properties of a high dielectric film and other dielectric films excluding the high dielectric film. CONSTITUTION: A first gate insulating film(12) and a second gate insulating film(13) are successively formed on a substrate(10). A third gate insulating film(16) is formed on the front surface of the substrate in which the second gate insulating film is exposed. The first gate insulating film is formed with a silicon oxide film, a silicon nitride film, or a silicon oxy-nitride film. The second gate insulating film and the third gate insulating film are formed with a high dielectric material. A first gate electrode film(51) and a second gate electrode film(52) are successively formed on the front surface of the substrate in which the third gate insulating film is formed.

Abstract translation: 目的：提供一种半导体器件制造方法，用于提高高电介质膜和除了高介电膜之外的其它电介质膜的性能。 构成：在基板（10）上依次形成第一栅极绝缘膜（12）和第二栅极绝缘膜（13）。 在第二栅极绝缘膜露出的基板的前表面上形成第三栅极绝缘膜（16）。 第一栅极绝缘膜由氧化硅膜，氮化硅膜或氮氧化硅膜形成。 第二栅极绝缘膜和第三栅极绝缘膜由高电介质材料形成。 在形成第三栅极绝缘膜的基板的前表面上依次形成第一栅电极膜（51）和第二栅电极膜（52）。

公开(公告)号：KR100648632B1

公开(公告)日：2006-11-23

申请号：KR1020050006543

申请日：2005-01-25

Applicant: 삼성전자주식회사

Inventor： 이종철 ,  김성태 ,  김영선 ,  유차영 ,  박영근 ,  여재현 ,  김윤석 ,  임하진 ,  최재형 ,  남갑진

IPC: H01L21/31

CPC classification number: H01L21/022 ,  C23C14/5826 ,  C23C14/586 ,  C23C16/56 ,  H01L21/02142 ,  H01L21/02252 ,  H01L21/28273 ,  H01L21/3141 ,  H01L21/3143 ,  H01L21/31645 ,  H01L27/10852 ,  H01L27/10873 ,  H01L27/115 ,  H01L27/11521 ,  H01L28/40 ,  H01L29/513 ,  H01L29/517 ,  H01L29/78

Abstract: 높은 유전율을 갖는 유전체 구조물 및 이를 포함하는 반도체 소자의 제조 방법이 개시된다. 반도체 기판 상에 실리콘이 도핑된 금속 산화물을 사용하여 제1 유전층을 형성한 후, 제1 유전층이 형성된 반도체 기판을 챔버 내에 설치된 서셉터 상에 위치시킨다. 챔버에 전기적으로 연결된 전원으로부터 서셉터와 접지 사이의 전압차를 조절하면서 제1 유전층을 플라즈마 처리하여 제1 유전층 상에 제2 유전층을 형성한다. 제1 유전층 상에 충분한 질소 함량을 갖는 실리콘이 도핑된 금속 산질화물로 구성된 제2 유전층을 형성한다. 따라서, 제1 및 제2 유전층을 포함하는 유전체 구조물을 유전 특성을 향상시키고, 누설 전류를 크게 감소시킬 수 있다. 유전체 구조물을 휘발성 반도체 메모리 소자의 게이트 절연막 및/또는 캐패시터의 유전층이나 불휘발성 반도체 메모리 소자의 유전층으로 적용하여, 반도체 소자의 용량 및 전기적 특성을 개선할 수 있다.

公开(公告)号：KR1020060085735A

公开(公告)日：2006-07-28

申请号：KR1020050006547

申请日：2005-01-25

Applicant: 삼성전자주식회사

Inventor： 이종철 ,  김성태 ,  김영선 ,  유차영 ,  박영근 ,  여재현 ,  김윤석 ,  임하진 ,  최재형 ,  남갑진

IPC: H01L21/8247

CPC classification number: H01L21/022 ,  H01L21/02142 ,  H01L21/02156 ,  H01L21/02175 ,  H01L21/28273 ,  H01L21/3141 ,  H01L21/31604 ,  H01L21/31637 ,  H01L21/31641 ,  H01L21/31645 ,  H01L27/11502 ,  H01L27/11521

Abstract: In a method of manufacturing a dielectric structure, after a tunnel oxide layer pattern is formed on a substrate, a floating gate is formed on the tunnel oxide layer. After a first dielectric layer pattern including a metal silicon oxide and a second dielectric layer pattern including a metal silicon oxynitride are formed, a control gate is formed on the dielectric structure. Since the dielectric structure includes at least one metal silicon oxide layer and at least one metal silicon oxynitride layer, the dielectric structure may have a high dielectric constant and a good thermal resistance. A non-volatile semiconductor memory device including the dielectric structure may have good electrical characteristics such as a large capacitance and a low leakage current.

公开(公告)号：KR1020060085734A

公开(公告)日：2006-07-28

申请号：KR1020050006543

申请日：2005-01-25

Applicant: 삼성전자주식회사

Inventor： 이종철 ,  김성태 ,  김영선 ,  유차영 ,  박영근 ,  여재현 ,  김윤석 ,  임하진 ,  최재형 ,  남갑진

IPC: H01L21/31

CPC classification number: H01L21/022 ,  C23C14/5826 ,  C23C14/586 ,  C23C16/56 ,  H01L21/02142 ,  H01L21/02252 ,  H01L21/28273 ,  H01L21/3141 ,  H01L21/3143 ,  H01L21/31645 ,  H01L27/10852 ,  H01L27/10873 ,  H01L27/115 ,  H01L27/11521 ,  H01L28/40 ,  H01L29/513 ,  H01L29/517 ,  H01L29/78

Abstract: In a method of manufacturing a dielectric structure, after a first dielectric layer is formed on a substrate by using a metal oxide doped with silicon, the substrate is placed on a susceptor of a chamber. By treating the first dielectric layer with a plasma in controlling a voltage difference between the susceptor and a ground, a second dielectric layer is formed on the first dielectric layer. The second dielectric layer including a metal oxynitride doped with silicon having enough content of nitrogen is formed on the first dielectric layer. Therefore, dielectric properties of the dielectric structure comprising the first and the second dielectric layers can be improved and a leakage current can be greatly decreased. By adapting the dielectric structure to a gate insulation layer and/or to a dielectric layer of a capacitor or of a non-volatile semiconductor memory device, capacitances and electrical properties can be improved.

公开(公告)号：KR100480557B1

公开(公告)日：2006-04-21

申请号：KR1019970034557

申请日：1997-07-23

Applicant: 삼성전자주식회사

Inventor： 원석준 ,  박영욱 ,  김경훈 ,  남갑진

IPC: H01L27/06

Abstract: 커패시턴스의 최소값과 최대값비인 Cmin/Cmax비를 감소시키지 않고 전극과 고유전막 간의 누설전류의 발생을 방지하는 계면 실리콘 산화막의 형성이 가능한 커패시터의 제조방법을 개시한다.
본 발명의 방법은 불순물이 도핑된 실리콘으로 이루어진 하부전극 패턴을 형성한 다음, 상기 하부전극 패턴 상에만 선택적으로 금속 실리사이드를 형성한다. 상기 금속 실리사이드의 선택적 형성은 금속 염소화물을 원료가스로 하여 수행된다. 상기 금속 염소화물에 포함되는 금속은 티타늄, 탄탈륨, 텅스텐, 몰리브덴, 및 코발트로 이루어진 군 중에서 선택된 어느 하나이다. 상기 결과물 전면에 고유전막을 증착하고 상기 고유전막을 산소를 포함하는 분위기에서 열처리한다. 다음, 상기 고유전막 상에 상부전극을 형성함으로써 본 발명의 커패시터를 완성한다.

公开(公告)号：KR1020060013283A

公开(公告)日：2006-02-09

申请号：KR1020040062178

申请日：2004-08-06

Applicant: 삼성전자주식회사

Inventor： 권종완 ,  김성태 ,  김영선 ,  유차영 ,  남갑진 ,  최한메 ,  박기연 ,  최재형 ,  박영근 ,  이종철

IPC: H01L21/8242

Abstract: 유전막 증착 전/후에 플라즈마 처리를 수반하는 반도체 장치의 커패시터 제조방법에서, 콘택플러그 등이 구비된 반도체 기판 상에 하부전극을 형성하고, 상기 하부전극이 형성된 전체 구조물 상에 제1 플라즈마 처리를 수행하여 상기 하부전극 표면 부위를 전처리막으로 형성한다. 상기 하부전극 및 상기 하부 구조물 상에 유전막을 연속적으로 증착하고 상기 유전막 상에 제2 및 제3 플라즈마 처리를 차례로 수행한 후, 상기 유전막 상에 상부전극을 형성한다. 한편, 상기 유전막은 원자층 증착(ALD)방법에 의해 증착된 제1 및 제2 유전막으로 형성되고, 상기 유전막들의 증착 후 플라즈마 처리를 포함한다. 따라서, 상기와 같은 커패시터 제조방법은 유전막의 증착 전/후에 플라즈마 처리를 수행하므로써 유전막의 증착시 단차도포성의 향상과 유전막에 대한 플라즈마 데미지의 최소화 및 유전막의 누설전류를 방지하여 커패시터의 전기적 특성을 향상시킬 수 있다.