公开(公告)号：KR102231208B1

公开(公告)日：2021-03-24

申请号：KR1020140149483

申请日：2014-10-30

Applicant: 삼성전자주식회사

Inventor： 유정균 ,  김응관 ,  이정윤

IPC: H01L21/8238 ,  H01L27/092 ,  H01L29/78 ,  H01L29/66

Abstract: 반도체장치의제조방법이제공된다. 상기반도체장치의제조방법은, 기판상에제1 방향으로연장되는제1 핀및 제2 핀을형성하고, 상기제1 및제2 핀의상부가노출되도록상기기판상에소자분리막을형성하고, 상기소자분리막상에상기제1 방향과교차하는제2 방향으로게이트전극을형성하고, 상기게이트전극양측중 적어도일측에에피텍셜성장을이용하여소오스또는드레인을형성하고, 상기소오스또는드레인을형성한뒤, 상기제1 핀및 상기제2 핀사이에위치하는상기게이트전극을식각하여상기소자분리막을노출시키는것을포함한다.

公开(公告)号：KR1020170091983A

公开(公告)日：2017-08-10

申请号：KR1020160012955

申请日：2016-02-02

Applicant: 삼성전자주식회사

Inventor： 박기관 ,  김기환 ,  유정균 ,  신동석

IPC: H01L29/78 ,  H01L29/66

Abstract: 반도체장치가제공된다. 상기반도체장치는제1 및제2 영역을포함하는기판, 상기제1 및제2 영역에서각각상기기판보다돌출되는제1 및제2 핀형패턴, 상기제1 핀형패턴상에상기제1 핀형패턴과교차하는방향으로서로나란하게연장되고, 서로제1 간격으로이격되는제1 및제2 게이트전극, 상기제2 핀형패턴상에상기제2 핀형패턴과교차하는방향으로서로나란하게연장되고, 서로제1 간격으로이격되는제3 및제4 게이트전극, 상기제1 및제2 게이트전극사이에상기기판에형성되는제1 리세스, 상기제3 및제4 게이트전극사이에상기기판에형성되고, 상기제1 리세스보다얕고, 상기제1 리세스보다좁은제2 리세스, 상기제1 리세스를채우는제1 소오스/드레인및 상기제2 리세스에채우는제2 소오스/드레인을포함한다.

Abstract translation: 提供了一种半导体器件。 其中半导体器件包括衬底，衬底包括第一和第二区域，在第一和第二区域中从衬底突出的第一和第二pin型图案， 为并排从彼此延伸，并且在第一mitje第二栅电极延伸，沿与由侧彼此，与第一间距间隔开的第二销状图案侧的第二销形图案相交，彼此在第一间隔隔开 第三mitje第四栅极电极，形成在所述第一凹部的第一mitje第二栅电极之间的衬底中的第一表示，形成在第三mitje第四栅电极之间基底，所述第一比凹部更浅， 包括第一凹槽比所述第二凹部窄，所述第二源极/漏极填充到第一源极/漏极和所述第二凹部填充所述第一凹陷。

公开(公告)号：KR1020170088261A

公开(公告)日：2017-08-01

申请号：KR1020160028318

申请日：2016-03-09

Applicant: 삼성전자주식회사

Inventor： 김기환 ,  박기관 ,  유정균 ,  신동석

IPC: H01L29/78 ,  H01L29/66 ,  H01L29/417 ,  H01L21/8234

Abstract: 반도체장치및 그제조방법이제공된다. 상기반도체장치는기판에서돌출되고, 제1 방향으로연장되는핀형패턴, 상기핀형패턴상에상기제1 방향과교차하는제2 방향으로서로나란하게연장되는제1 및제2 게이트전극, 상기제1 및제2 게이트전극사이에상기핀형패턴에형성되는리세스및 상기리세스를채우고, 제1 영역과상기제1 영역의양측에형성되는제2 영역을포함하는소스/드레인으로서, 상기제1 영역의두께는상기제2 영역의두께보다작다.

Abstract translation: 提供了一种半导体器件及其制造方法。 所述半导体器件包括：第一栅电极和第二栅电极，其从基板突出并沿第一方向延伸，并且在所述钉扎图案上沿与所述第一方向交叉的第二方向彼此平行地延伸; 填充在两个栅电极之间形成在鳍状物图案中的凹部和凹部的源极/漏极，并且包括形成在第一区域的两侧上的第一区域和第二区域， 小于第二区域的厚度。

公开(公告)号：KR1020170044822A

公开(公告)日：2017-04-26

申请号：KR1020150144399

申请日：2015-10-16

Applicant: 삼성전자주식회사

Inventor： 장종광 ,  오영묵 ,  안학윤 ,  유정균 ,  박기관 ,  성백민

IPC: H01L21/8234 ,  H01L29/772 ,  H01L29/08

CPC classification number: H01L29/785 ,  H01L21/76807 ,  H01L21/76895 ,  H01L21/76897 ,  H01L23/485 ,  H01L23/5226 ,  H01L23/5283 ,  H01L23/53295 ,  H01L2029/7858

Abstract: 반도체장치는, 기판상에형성된게이트구조물, 상기게이트구조물에인접한상기기판상부에형성된소스/드레인층, 상기소스/드레인층 상면에접촉하는제1 콘택플러그, 및상기게이트구조물상면및 상기제1 콘택플러그상면에공통적으로접촉하며상기제1 콘택플러그상면에접촉하지않는하면의제1 부분이상기게이트구조물상면보다높은제2 콘택플러그를포함할수 있다.

Abstract translation: 该半导体器件包括形成在衬底，源极/漏极形成邻近栅极结构中，第一接触插头，以及栅极结构，所述上表面和接触于所述源极/漏极层的上表面上的第一接触的基材上的层的栅极结构 公共接触到插塞顶面，并且可以包含一个第一高第二接触插头1比移相器的顶表面部分当栅极结构不接触到第一接触插头的上表面接触。

公开(公告)号：KR1020170034279A

公开(公告)日：2017-03-28

申请号：KR1020150152968

申请日：2015-11-02

Applicant: 삼성전자주식회사

Inventor： 김기일 ,  유정균 ,  박기관

IPC: H01L29/78 ,  H01L29/417 ,  H01L27/11

Abstract: 핀과같은형상의전계효과트랜지스터(FINFET)의채널면적을증가시킴으로써, 성능을개선할수 있는반도체장치를제공하는것이다. 상기반도체장치는기판상에, 서로마주보는제1 측벽및 제2 측벽을포함하는제1 핀형패턴; 및상기기판상에, 상기제1 핀형패턴의제1 측벽의일부및 상기제1 핀형패턴의제2 측벽의일부를감싸는필드절연막을포함하고, 상기제1 핀형패턴은상기필드절연막에의해감싸이는하부와, 상기필드절연막의상면보다위로돌출된상부와, 상기제1 핀형패턴의상부및 상기제1 핀형패턴의하부사이의경계선을포함하고, 상기제1 핀형패턴의상부및 상기제1 핀형패턴의하부는동일한물질을포함하고, 상기제1 핀형패턴의제1 측벽은상기기판의상면으로부터순차적으로위치하는제1 내지제3 지점을포함하고, 상기제2 지점에서상기제1 핀형패턴의폭은상기제1 지점에서상기제1 핀형패턴의폭 및상기제3 지점에서상기제1 핀형패턴의폭보다크고, 상기제2 지점에서상기제1 핀형패턴의폭은상기경계선의폭보다작다.

Abstract translation: 能够通过增加鳍状场效应晶体管（FINFET）的沟道面积来改善性能的半导体器件。 所述半导体器件包括：在衬底上的第一鳍图案，所述第一鳍图案包括彼此面对的第一和第二侧壁; 和基板，其中，所述第一包含部分，并且其中在围绕销状图案，其中所述第一销形图案由场绝缘膜包围的所述第一侧壁的第一销形图案的所述第二侧壁的一部分的场绝缘膜，其 第一销状的上部分，并且包括下部和上部上方的场绝缘膜，所述第一上面的销状图案的与第一销状图案底部的上表面突出之间的边界处的图案的第一销状图案，并且 乌伊哈岛相同的材料，其中所述第一侧壁的所述第一销状图案是包含3个点的第一，第一销形图案在所述第二点处的宽度，这是顺序地从基板的上表面位于的部分 在银基体从所述第一宽度，并且所述销状图案的第3点1个分支比所述第一鳍片型图案的宽度大，在所述第二点处的第一销状图案的宽度比所述边界的宽度小。

公开(公告)号：KR1020170019193A

公开(公告)日：2017-02-21

申请号：KR1020150113280

申请日：2015-08-11

Applicant: 삼성전자주식회사

Inventor： 유정균 ,  김기일 ,  박기관 ,  성석현 ,  엄명윤

IPC: H01L29/78

CPC classification number: H01L27/0886 ,  H01L21/823412 ,  H01L21/823431 ,  H01L27/0207 ,  H01L29/0649 ,  H01L29/0657 ,  H01L29/7851 ,  H01L29/7853 ,  H01L29/7854

Abstract: 핀과같은형상의전계효과트랜지스터(FINFET)의채널형상조절을통한폭 효과(width effect)를증가시킴으로써, 성능을개선할수 있는반도체장치를제공하는것이다. 상기반도체장치는, 서로마주보는제1 측벽및 제2 측벽을포함하는제1 핀형패턴, 상기제1 핀형패턴을가로지르도록형성되는게이트전극, 상기제1 핀형패턴을정의하는제1 트렌치, 및상기제1 핀형패턴의일부를둘러싸는필드절연막을포함하고, 상기제1 핀형패턴은상기필드절연막에둘러싸인하부와, 상기게이트전극에둘러싸인상부와, 상기제1 핀형패턴의하부와상부를구분하는제1 경계선과, 상기제1 경계선과직교하고상기제1 핀형패턴의상부의최상부와만나는제1 핀중심선을포함하되, 상기제1 트렌치의하면을기준으로, 제1 높이에서측정한상기제1 측벽과상기제1 핀중심선사이의제1 거리는, 상기제1 높이보다낮은제2 높이에서측정한상기제1 측벽과상기제1 핀중심선사이의제2 거리보다크다.

Abstract translation: 半导体器件包括：衬底，包括第一沟槽，由第一沟槽限定的衬底上的第一鳍图案，衬底上的栅电极和衬底上的场绝缘层。 第一鳍状图案包括下部的上部。 第一翅片图案包括彼此相对的第一侧壁和第二侧壁。 第一侧壁沿着第一鳍片图案的下部是凹形的。 第二侧壁沿着第一翅片图案的下部倾斜。 场绝缘层围绕第一鳍片图案的下部。 栅极电极围绕第一鳍片图案的上部。

公开(公告)号：KR1020170000192A

公开(公告)日：2017-01-02

申请号：KR1020150089094

申请日：2015-06-23

Applicant: 삼성전자주식회사

Inventor： 유정균 ,  박기관

IPC: H01L29/78

CPC classification number: H01L27/0924 ,  H01L21/28008 ,  H01L21/823807 ,  H01L21/823821 ,  H01L21/845 ,  H01L27/1211 ,  H01L29/0657 ,  H01L29/165 ,  H01L29/41791 ,  H01L29/66795 ,  H01L29/7846 ,  H01L29/7848

Abstract: 집적회로소자는기판의제1 영역에서상기기판으로부터돌출되고제1 방향에서제1 폭을가지는제1 핀형활성영역과, 상기기판의제2 영역에서상기기판으로부터돌출되고상기제1 방향에서상기제1 폭보다작은제2 폭을가지는제2 핀형활성영역과, 상기기판중 상기제1 핀형활성영역과상기제2 핀형활성영역과의사이에있는부분인바텀(bottom) 표면에서상기제1 영역과상기제2 영역과의경계부에형성된영역간단차부를포함한다.

Abstract translation: 集成电路（IC）装置包括第一鳍式有源区，第二鳍型有源区和区间间阶梯部。 第一翅片型有源区从基板的第一区域中的基板突出，并且在第一方向上具有第一宽度。 第二鳍型有源区在衬底的第二区域中从衬底突出，并且在第一方向上具有第二宽度。 第二宽度小于第一宽度。 所述区域间台阶部形成在所述第一翅片型有源区域与所述第二鳍状有源区域之间的所述基板的一部分的底面的所述第一区域与所述第二区域之间的界面处。

公开(公告)号：KR1020160103372A

公开(公告)日：2016-09-01

申请号：KR1020150025783

申请日：2015-02-24

Applicant: 삼성전자주식회사

Inventor： 유정균 ,  최정민 ,  김인겸

IPC: H01L29/78

CPC classification number: H01L29/7848 ,  H01L21/823431 ,  H01L21/823468 ,  H01L21/823481 ,  H01L29/66545 ,  H01L29/6681 ,  H01L29/7855 ,  H01L29/7811 ,  H01L29/7823 ,  H01L29/7831

Abstract: 반도체소자형성방법을제공한다. 이방법은반도체기판상에복수의핀 활성영역들을한정하는소자분리영역을형성하는것을포함한다. 상기소자분리영역을갖는기판상에희생게이트층을형성하고, 상기희생게이트층 상에상기제1 및제2 핀활성영역들을가로지르는제1 하드마스크라인, 및상기엣지핀 활성영역을가로지르는엣지하드마스크라인을형성하고, 상기제1 및엣지하드마스크라인들을갖는기판상에복수의게이트컷 개구부들을갖는게이트컷 마스크를형성하고, 상기복수의게이트컷 개구부들은서로평행한라인모양의제1 게이트컷 개구부, 및엣지게이트컷 개구부를포함하고, 상기제1 게이트컷 개구부는상기제1 핀활성영역과평행하며상기제1 핀활성영역에인접하고, 상기엣지게이트컷 개구부는상기엣지핀 활성영역과평행하며상기엣지핀 활성영역과인접하며상기엣지하드마스크라인의끝 부분을노출시키고, 상기제1 게이트컷 개구부는제1 폭을갖도록형성되고, 상기엣지게이트컷 개구부는상기제1 폭보다크면서상기제1 폭의 2배보다작은제2 폭으로형성된다.

Abstract translation: 提供一种制造半导体器件的方法。 该方法包括形成在半导体衬底上限定多个翅片有源区的器件隔离区。 该方法还包括在具有器件隔离区的衬底上形成牺牲栅极层，形成在牺牲栅极层上与第一和第二鳍状有源区相交的第一硬掩模线和与边缘鳍有源区交叉的边缘硬掩模线，以及 在所述基板上形成具有多个栅极切割开口的栅极切割掩模，所述栅极切割开口具有所述第一和第二硬掩模线，其中所述栅极切割开口包括彼此平行的线的第一栅极切割开口和边缘栅极切割开口， 第一栅极切割开口平行于第一鳍片活动区域并且与第一鳍片有源区域相邻，边缘栅极切割开口平行于边缘鳍片活动区域并且邻近边缘鳍片活动区域，并且暴露出 边缘硬掩模线，第一切割开口形成为具有第一宽度，并且边缘切割开口形成为具有大于第一宽度但小于两倍t的第二宽度 他第一宽。

公开(公告)号：KR1020160084139A

公开(公告)日：2016-07-13

申请号：KR1020150000663

申请日：2015-01-05

Applicant: 삼성전자주식회사

Inventor： 이형종 ,  쉬웨이화 ,  유정균 ,  이충호

IPC: H01L29/66 ,  H01L21/3205 ,  H01L29/78

CPC classification number: H01L27/0924 ,  H01L21/823814 ,  H01L21/823821 ,  H01L21/823871 ,  H01L23/53209 ,  H01L23/535 ,  H01L29/0847 ,  H01L29/41783 ,  H01L29/42356 ,  H01L29/665 ,  H01L29/78 ,  H01L2924/0002 ,  H01L2924/00 ,  H01L21/32051 ,  H01L29/7843 ,  H01L29/7848 ,  H01L29/785

Abstract: 듀얼실리사이드(dual silicide)를갖는반도체소자에관한것이다. 기판상에 N-형불순물들을갖는제1 핀(fin) 및 P-형불순물들을갖는제2 핀(fin)이형성된다. 상기제1 핀(fin) 상에제1 게이트전극및 제1 소스/드레인영역이형성된다. 상기제2 핀(fin) 상에제2 게이트전극및 제2 소스/드레인영역이형성된다. 상기제1 소스/드레인영역및 상기제2 소스/드레인영역상에식각정지층이형성된다. 상기식각정지층 상에절연층이형성된다. 상기절연층 및상기식각정지층을관통하여, 상기제1 소스/드레인영역에접속된제1 플러그및 상기제2 소스/드레인영역에접속된제2 플러그가형성된다. 상기제1 소스/드레인영역내에제1 금속실리사이드층이형성된다. 상기제2 소스/드레인영역내에상기제1 금속실리사이드층과다른물질을가지고상기제1 금속실리사이드층보다얇은두께를갖는제2 금속실리사이드층이형성된다. 상기제1 소스/드레인영역및 상기제2 소스/드레인영역의상단들은상기제1 핀(fin) 및상기제2 핀(fin)의상단들보다높은레벨에형성된다.

Abstract translation: 本发明涉及具有双重硅化物以提供优异电性能的半导体器件。 该方法包括：在基板上形成含有N型杂质的第一翅片和含有P型杂质的第二翅片的步骤; 在第一散热片上形成第一栅极电极和第一源极/漏极区域的步骤; 在所述第二散热片上形成第二栅极电极和第二源极/漏极区域的步骤; 在所述第一和第二源极/漏极区域上形成蚀刻停止层的步骤; 在所述蚀刻停止层上形成绝缘层的步骤; 形成连接到第一源极/漏极区域的第一插头并通过穿透绝缘层和蚀刻停止层形成连接到第二源极/漏极区域的第二插头的步骤; 在第一源极/漏极区域中形成第一金属硅化物层的步骤; 以及形成第二金属硅化物层的步骤，该第二金属硅化物层具有与第一金属硅化物层的材料不同的材料，并且其厚度小于第二源极/漏极区域中的第一金属硅化物层的厚度。 第一和第二源极/漏极区域的上端形成在比第一和第二鳍片的上端高度高的水平面上。

公开(公告)号：KR1020160006089A

公开(公告)日：2016-01-18

申请号：KR1020140120244

申请日：2014-09-11

Applicant: 삼성전자주식회사

Inventor： 김종한 ,  유정균 ,  조용덕

IPC: H04W52/02 ,  H04W48/16

CPC classification number: Y02D70/24 ,  H04W52/0209 ,  H04W48/16 ,  H04W88/02 ,  Y02D70/00

Abstract: 본발명의다양한실시예는, 대기전류소모를줄이기위한방법및 그이동단말기에관한것으로, 이동단말기의전력소모를줄이기위한방법은, 서빙셀을포함한다수의셀들에대한수신전력을기준으로상기다수의셀들을식별셀 세트와비 식별셀 세트로구분하는단계, 제1 시간구간동안에, 제1 측정주기로상기서빙셀을포함한다수의셀들에대한수신전력을각각측정하는단계, 상기서빙셀에대한수신전력이제2 임계치보다크거나, 상기식별셀 세트에포함되는셀의개수또는셀의구성이변경되지않는지를판단하는단계, 및상기서빙셀의수신전력이제2 임계치보다크거나, 상기식별셀 세트에포함되는상기셀의개수또는상기셀의구성이변경되지않는경우, 제2 시간구간동안에상기제1 측정주기보다긴 제2 측정주기로변경하는단계를포함하되, 상기식별셀 세트는, 상기다수의셀들중 상기제1 임계치보다큰 수신전력을나타내는적어도하나의셀로구성되고, 상기비 식별셀 세트는, 상기다수의셀들중 상기제1 임계치와같거나상기제1 임계치보다작은수신전력을나타내는적어도하나의셀로구성될수 있습니다. 또다른다양한실시예가가능하다.

Abstract translation: 本发明的各种实施例涉及一种减少待机电流消耗的方法及其移动终端。 用于减少移动终端的消耗电力的方法包括以下步骤：基于包括服务小区的多个小区的接收功率，将多个小区分类为所识别的小区组和未识别的小区组; 在第一时间段期间，基于第一测量周期来测量包括服务小区的多个小区的每个接收功率; 确定所述服务小区的接收功率是否大于第二阈值，或者如果所识别的小区组中包括的小区的数量或结构发生变化， 以及如果所述服务小区的接收功率大于第二阈值，则在第二时间段期间将所述第一测量周期改变为长于所述第一测量周期的第二测量周期，或者如果所述第一测量周期的数量或结构 包括在所识别的小区组中的小区没有改变，其中所识别的小区集合包括参考多个小区中大于第一阈值的接收功率的至少一个小区，并且未标识的小区组包括至少一个小区， 功率小于或等于多个小区中的第一阈值。 可以进行其他各种实施例。