公开(公告)号：KR102262830B1

公开(公告)日：2021-06-08

申请号：KR1020150153700

申请日：2015-11-03

Applicant: 삼성전자주식회사

Inventor： 김성수 ,  박기관 ,  김송이 ,  류경민 ,  민선기

IPC: H01L29/66 ,  H01L29/78 ,  H01L29/423

公开(公告)号：KR1020170106883A

公开(公告)日：2017-09-22

申请号：KR1020160050728

申请日：2016-04-26

Applicant: 삼성전자주식회사

Inventor： 유정균 ,  박기관 ,  성석현 ,  엄명윤 ,  신동석

IPC: H01L29/78 ,  H01L29/423 ,  H01L29/66

Abstract: 반도체장치가제공된다. 상기반도체장치는기판, 상기기판상에형성되는제1 게이트전극, 상기기판상의, 상기제1 게이트전극의일측에형성되는제1 트렌치, 상기기판상의, 상기제1 게이트전극의타측에형성되는제2 트렌치로서, 상기제2 트렌치의깊이는상기제1 트렌치의깊이보다깊은제2 트렌치, 상기제1 트렌치를채우는제1 소스/드레인및 상기제2 트렌치를채우는제2 소스/드레인으로서, 상기제2 소스/드레인의상면의높이는상기제1 소스/드레인의높이보다높은제2 소스/드레인을포함한다.

Abstract translation: 提供了一种半导体器件。 首先形成在第一栅电极的半导体装置，所述第一沟槽，在所述基板，形成在所述基板的侧面上形成在基板上的第一栅电极上的第一栅电极的另一侧，基板 第二源极/漏极，用于填充第一沟槽;以及第二源极/漏极，用于填充第二沟槽，其中第二沟槽的深度大于第一沟槽的深度， 并且第二源极/漏极的上表面的高度包括高于第一源极/漏极的高度的第二源极/漏极。

公开(公告)号：KR1020170106006A

公开(公告)日：2017-09-20

申请号：KR1020160029549

申请日：2016-03-11

Applicant: 삼성전자주식회사

Inventor： 김주연 ,  박기관

IPC: H01L29/78 ,  H01L29/49 ,  H01L29/40 ,  H01L27/11 ,  H01L27/108

Abstract: 반도체장치가제공된다. 반도체장치는제1 영역및 제2 영역을포함하는기판, 상기제1 영역및 제2 영역의상기기판상에각각형성되는제1 및제2 유전막, 및상기제1 및제2 유전막상에각각형성되는제1 및제2 게이트스택을포함하고, 상기제1 게이트스택은상기제1 유전막과접촉하는제1 TiAlC막과, 상기제1 TiAlC막상에순차적층되는제1 배리어막과제1 금속층을포함하고, 상기제2 게이트스택은상기제2 유전막과접촉하는제2 산화란탄(LaO)막과, 상기제2 산화란탄막상에순차적층되는제2 TiAlC막, 제2 배리어막및 제2 금속층을포함한다..

Abstract translation: 提供了一种半导体器件。 该半导体器件包括一第一区域与一第二基板，其包括的区域中，分别形成在服装器件基板上的第一mitje第二介电层的第一和第二区域，并且第一被分别形成在第一mitje第二介电膜 mitje 2包括栅极叠层，该第一栅极堆叠和第二，包括第一TiAlC膜和第一第一阻挡膜分配第一金属层被顺序地与所述的第一电介质层一个层膜TiAlC 所述栅极堆叠包括第二氧化镧（LAO）膜和第二第二TiAlC膜，所述第二阻挡膜和所述第二金属层顺序地在与该第二介电层接触的氧化镧膜。

公开(公告)号：KR1020170104282A

公开(公告)日：2017-09-15

申请号：KR1020160027138

申请日：2016-03-07

Applicant: 삼성전자주식회사

Inventor： 정재엽 ,  엄명윤 ,  박기관 ,  유정균 ,  차동호

IPC: H01L29/78 ,  H01L21/8234 ,  H01L29/417 ,  H01L29/66

CPC classification number: H01L29/7854 ,  H01L21/823431 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823821 ,  H01L21/823878 ,  H01L21/845 ,  H01L27/0886 ,  H01L27/0924 ,  H01L27/1211 ,  H01L29/0649 ,  H01L29/0847 ,  H01L29/16 ,  H01L29/1608 ,  H01L29/161 ,  H01L29/66818 ,  H01L29/7843 ,  H01L29/7846

Abstract: 집적회로소자는일직선상에서연장되는한 쌍의핀형활성영역과, 분리영역에형성된핀 분리용절연구조물을포함한다. 한쌍의핀형활성영역은핀 분리영역의일부를한정하는제1 챔퍼코너를가지는제1 핀형활성영역을포함한다. 핀분리용절연구조물은한 쌍의핀형활성영역각각의측벽을덮는하부절연패턴과, 하부절연패턴위에서제1 챔퍼코너의적어도일부를덮고한 쌍의핀형활성영역각각의상면보다높은레벨의상면을가지는상부절연패턴을포함한다.

Abstract translation: 该集成电路器件包括在直线上延伸的一对钉扎有源区和在隔离区中形成的用于引脚分离的绝缘结构。 该对被钉扎的有源区域包括具有限定钉扎区域的一部分的第一倒角的第一钉扎有源区域。 去除绝缘结构用于销，一对销状的有源区的每一个的下部覆盖上至少第一倒角一对销形的有效区的侧壁绝缘图案和下部绝缘图案的高级别顶表面比所述顶表面的覆盖角的部 该分支包括上绝缘图案。

公开(公告)号：KR1020170090092A

公开(公告)日：2017-08-07

申请号：KR1020160010528

申请日：2016-01-28

Applicant: 삼성전자주식회사

Inventor： 서동찬 ,  탁용석 ,  박기관 ,  박미선 ,  양문승 ,  이승훈 ,  탕포런

IPC: H01L29/423 ,  H01L29/41 ,  H01L29/06 ,  H01L29/66

CPC classification number: H01L29/42376 ,  H01L23/5283 ,  H01L29/0673 ,  H01L29/0847 ,  H01L29/42364 ,  H01L29/66439 ,  H01L29/7831

Abstract: 반도체장치및 반도체장치의제조방법이제공된다. 반도체장치는, 기판상에, 상기기판과이격되는제1 와이어패턴, 상기제1 와이어패턴을감싸고, 상기제1 와이어패턴과교차하는게이트전극, 상기제1 와이어패턴의양 측에배치되는반도체패턴, 상기게이트전극과상기제1 와이어패턴사이에, 상기제1 와이어패턴을감싸는게이트절연막및 상기제1 와이어패턴및 상기기판사이와, 상기게이트절연막과상기반도체패턴사이에배치되는제1 스페이서를포함하고, 상기반도체패턴의일부는상기제1 와이어패턴과수직적으로중첩된다.

Abstract translation: 提供了一种半导体器件和用于制造该半导体器件的方法。 半导体器件包括：与衬底间隔开的第一布线图案;栅电极，围绕第一布线图案并与第一布线图案相交;半导体图案，布置在第一布线图案的两侧; 围绕第一布线图案的栅极绝缘膜以及设置在第一布线图案和衬底之间以及栅极绝缘膜和栅极电极和第一布线图案之间的半导体图案之间的第一间隔物 并且一部分半导体图案与第一线图案垂直重叠。

公开(公告)号：KR1020170048666A

公开(公告)日：2017-05-10

申请号：KR1020150148961

申请日：2015-10-26

Applicant: 삼성전자주식회사

Inventor： 김기환 ,  박기관 ,  유정균 ,  신동석 ,  김진욱

IPC: H01L21/8238 ,  H01L29/772 ,  H01L29/78 ,  H01L29/417

CPC classification number: H01L29/7848 ,  H01L21/823814 ,  H01L21/823821 ,  H01L21/823871 ,  H01L21/823878 ,  H01L23/535 ,  H01L27/0924 ,  H01L27/1104 ,  H01L27/1116 ,  H01L29/0653 ,  H01L29/0847 ,  H01L29/1608 ,  H01L29/161 ,  H01L29/165 ,  H01L29/66545 ,  H01L29/66636

Abstract: 본발명은전계효과트랜지스터를포함하는반도체소자및 이의제조방법에관한것으로, 보다상세하게는, 기판으로부터수직적으로돌출된제1 활성패턴및 제2 활성패턴; 상기제1 및제2 활성패턴들을가로지르며일 방향으로연장되는게이트전극; 상기게이트전극일 측의상기제1 활성패턴상에배치되는제1 소스/드레인영역; 및상기게이트전극일 측의상기제2 활성패턴상에배치되며, 상기제1 소스/드레인영역과다른도전형을갖는제2 소스/드레인영역을포함한다. 상기제2 소스/드레인영역의바닥면은상기제1 소스/드레인영역의바닥면보다더 낮은레벨에위치하고, 상기제1 소스/드레인영역의상기바닥면과접하는상기제1 활성패턴의상면은상기일 방향으로제1 폭을갖고, 상기제2 소스/드레인영역의상기바닥면과접하는상기제2 활성패턴의상면은상기일 방향으로제2 폭을가지며, 상기제2 폭은상기제1 폭보다크다.

Abstract translation: 本发明涉及一种半导体器件和它包括一个场效应晶体管，更具体地，从衬底的第一活动模式和第二活动模式垂直突出的方法; 栅电极，跨越第一和第二有源图案沿一个方向延伸; 第一源极/漏极区，设置在栅电极的一侧上的第一有源图案上; 以及第二源极/漏极区域，设置在栅极电极的一侧上的第二有源图案上，第二源极/漏极区域具有与第一源极/漏极区域不同的导电性。 第二源极/大于位于一个较低的水平，棉花漏极区域的第一源极/底部的漏极区的底部表面，其中在与所述第一源的底表面接触所述有源图案的第一上表面/漏极区域是一个 在一个方向具有第一宽度，在与所述第二源极/漏极区域的底部表面接触所述有源图案的所述第二上表面具有在所述一个方向上的第二宽度，所述第二宽度大于所述第一宽度大 。

公开(公告)号：KR1020170043894A

公开(公告)日：2017-04-24

申请号：KR1020150143541

申请日：2015-10-14

Applicant: 삼성전자주식회사

Inventor： 김성수 ,  박기관 ,  류경민 ,  강상구 ,  이재훈 ,  하태원

IPC: H01L29/78 ,  H01L29/423

CPC classification number: H01L29/7831 ,  H01L29/401 ,  H01L29/42364 ,  H01L29/513 ,  H01L29/66484 ,  H01L29/66545 ,  H01L29/7843 ,  H01L29/785 ,  H01L29/7854

Abstract: 원소반도체물질을층간절연막에주입또는도핑하여게이트전극및 게이트스페이서의프로파일을조절할수 있는반도체장치를제공하는것이다. 상기반도체장치는기판상에, 트렌치를정의하는게이트스페이서, 상기트렌치를채우는게이트전극, 및상기기판상에, 상기게이트스페이서를감싸는층간절연막을포함하고, 상기층간절연막의적어도일부는게르마늄을포함한다.

Abstract translation: 并且能够通过将元素半导体材料注入或掺杂到层间绝缘膜中来控制栅电极和栅极间隔物的轮廓的半导体器件。 在基板上的半导体器件中，栅极隔离物以限定沟槽，在填充沟槽栅电极，以及在衬底和包含层间绝缘膜包围所述栅极隔离件，至少层之间的绝缘膜的一部分包含锗 。

公开(公告)号：KR1020170027128A

公开(公告)日：2017-03-09

申请号：KR1020150123660

申请日：2015-09-01

Applicant: 삼성전자주식회사

Inventor： 성석현 ,  박기관 ,  유정균 ,  김기일

IPC: H01L29/78

CPC classification number: H01L29/7843 ,  H01L21/76224 ,  H01L21/823821 ,  H01L21/823878 ,  H01L27/0924 ,  H01L29/0653 ,  H01L29/66795 ,  H01L29/66818 ,  H01L29/7851 ,  H01L29/7854

Abstract: 집적회로소자는기판상에돌출된핀형활성영역과, 상기핀형활성영역의하부측벽을순차적으로덮는복수의라이너와, 상기복수의라이너를사이에두고상기핀형활성영역의상기하부측벽을덮는소자분리막과, 상기핀형활성영역의채널영역, 상기복수의라이너, 및상기소자분리막을덮도록연장되고, 상기복수의라이너를덮는부분에돌출부를포함하는게이트절연막을포함한다.

Abstract translation: 集成电路器件包括从衬底突出的鳍式有源区; 多个衬垫，其顺序地覆盖所述翅片型有源区的下侧壁; 所述器件隔离层覆盖所述翅片型有源区的下侧壁，所述多个衬垫位于所述器件隔离层和所述翅片型有源区之间; 以及栅极绝缘层，其延伸以覆盖鳍状有源区域的沟道区域，多个衬垫和器件隔离层，并且包括位于覆盖多个衬垫的栅极绝缘层的部分上的突起。

公开(公告)号：KR1020170024482A

公开(公告)日：2017-03-07

申请号：KR1020150119815

申请日：2015-08-25

Applicant: 삼성전자주식회사

Inventor： 임하진 ,  박기관 ,  이상엽 ,  이종한 ,  임정혁 ,  홍혜리

IPC: H01L29/78 ,  H01L29/66 ,  H01L21/205 ,  H01L21/324

CPC classification number: H01L21/823462 ,  H01L21/02123 ,  H01L21/02271 ,  H01L21/02318 ,  H01L21/02348 ,  H01L21/02356 ,  H01L21/02362 ,  H01L21/28176 ,  H01L21/67207 ,  H01L29/66795

Abstract: 반도체소자의특성제어및 신뢰성을향상시킬수 있는반도체소자의제조방법을제공한다. 본발명에따른반도체소자의제조방법은, 기판으로부터돌출된핀형활성영역을형성하는단계, 핀형활성영역의상면및 양측벽을덮으며고유전막을포함하는게이트절연막을형성하는단계, 게이트절연막상에금속함유층을형성하는단계, 금속함유층상에수소원자가함유된실리콘캡핑층을형성하는단계, 실리콘캡핑층에함유된수소원자를감소시키는단계, 실리콘캡핑층및 금속함유층의적어도일부를제거하는단계및 게이트절연막위에서핀형활성영역의상면및 양측벽을덮는게이트전극을형성하는단계를포함한다.

Abstract translation: 提供制造半导体器件的方法。 所述方法可以包括形成从衬底突出的鳍状有源区，并形成覆盖鳍状有源区的顶表面和两个侧壁的栅极绝缘膜。 栅极绝缘膜可以包括高k电介质膜。 所述方法还可以包括在栅绝缘膜上形成含金属层，在含金属层上形成含有氢原子的硅封盖层，去除硅封盖层中所含的一部分氢原子，除去硅封盖 层和所述含金属层的至少一部分，并且在所述栅极绝缘膜上形成栅电极。 栅电极可以覆盖翅片型有源区的顶表面和两个侧壁。

公开(公告)号：KR1020170097322A

公开(公告)日：2017-08-28

申请号：KR1020160018929

申请日：2016-02-18

Applicant: 삼성전자주식회사

Inventor： 김현지 ,  박기관 ,  이정윤 ,  오영묵 ,  이용석

IPC: H01L29/423 ,  H01L21/8234 ,  H01L29/66

Abstract: 게이트올 어라운드구조를갖는트랜지스터의문턱전압을다양하게조절함으로써, 소자성능을개선할수 있는반도체장치를제공하는것이다. 상기반도체장치는제1 영역및 제2 영역을포함하는기판; 상기제1 영역의상기기판상에, 상기기판과이격되는제1 와이어패턴; 상기제2 영역의상기기판상에, 상기기판및 상기제1 와이어패턴과이격되는제2 와이어패턴; 상기제1 와이어패턴과교차하고, 상기제1 와이어패턴과제1 폭만큼중첩되는제1 게이트전극; 및상기제2 와이어패턴과교차하고, 상기제2 와이어패턴과제1 폭과다른제2 폭만큼중첩되는제2 게이트전극을포함한다.

Abstract translation: 一种半导体器件，能够通过不同地调整具有全栅结构的晶体管的阈值电压来改善器件性能。 该半导体器件包括：衬底，包括第一区域和第二区域; 第一导线图案，与上部外围装置板的第一区域上的衬底间隔开; 与所述衬底和所述上器具板的第二区域上的所述第一线图案间隔开的第二线图案; 第一栅电极与第一线图案相交并与第一线图案重叠一个宽度; 并且第二栅电极与第二线图案相交并且与第一线图案任务宽度重叠第二宽度，该第二宽度不同于第一宽度。