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公开(公告)号：KR1019960043236A
公开(公告)日：1996-12-23
申请号：KR1019950014343
申请日：1995-05-31
Applicant: 삼성전자주식회사
IPC: H01L27/11
Abstract: 신규한 스태틱 랜덤 억세스 메모리소자 및 그 제조방법이 개시되어 있다. 반도체기판 상에 절연층을 개재하여 제1도전층이 형성된다. 상기 제1도전층을 노출시키는 제1콘택홀을 갖는 제1층간절연막이 상기 제1도전층 상에 형성된다. 상기 제1콘택홀의 내측벽에 제2도전층 스페이서가 형성된다. 상기 제1콘택홀과 십자형으로 교차되어 상기 제2도전층 스페이서를노출시키는 제2콘택홀이 상기 제2층간절연막에 형성된다. 상기 제2콘택홀보다 작으면서 그 안쪽에 나란하게 형성되는 제3콘택홀을 갖는 박막 도전층 및 제2층간절연막이 상기 결과물 상에 형성된다. 상기 제3콘택홀을 통해 박막 도전층에 접속되는 금속층이 상기 결과물 상에 형성된다. 콘택홀 면적의 증가없이, 박막 도전층과 금속층간의 접촉면적을 증가시켜 접촉저항을 감소시킬 수 있다.
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公开(公告)号：KR100316714B1
公开(公告)日：2001-12-12
申请号：KR1019990025819
申请日：1999-06-30
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: 본발명은플래쉬메모리소자의셀을제조하는방법에관한것으로, 반도체기판의활성영역에터널산화막을형성하고, 터널산화막이형성된반도체기판전면에반도체막(semiconductor layer), 보호막, 및제1 도전막을차례로형성한다. 제1 도전막을패터닝하여제1 도전막패턴을형성하고, 제1 도전막패턴측벽에스페이서를형성한다. 스페이서및 제1 도전막패턴을식각마스크로사용하여보호막패턴을식각함으로써제1 도전막패턴보다넓은폭을갖는보호막패턴을형성한다. 보호막패턴에의해노출되는반도체막을식각하여터널산화막을덮는반도체막패턴을형성함과동시에제1 도전막패턴및 스페이서를제거한다. 보호막패턴을습식식각공정으로제거하여반도체막패턴을노출시킨다. 반도체막패턴을이온주입공정으로도우핑시키고, 도우핑된반도체막패턴이형성된반도체기판전면에층간절연막및 제2 도전막을형성한다. 제2 도전막, 층간절연막및 도우핑된반도체막패턴을차례로패터닝하여터널산화막의소정영역을덮는부유게이트를형성함과동시에부유게이트상부를지나는층간절연막패턴및 제어게이트전극역할을하는워드라인을형성한다.
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公开(公告)号：KR100254566B1
公开(公告)日：2000-05-01
申请号：KR1019970013009
申请日：1997-04-09
Applicant: 삼성전자주식회사
Inventor： 이찬조
IPC: H01L21/28
Abstract: PURPOSE: A contact hole of a semiconductor and a forming method thereof are provided to reduce contact resistance between contact plug film and semiconductor substrate at bottom plane of a contact hole. CONSTITUTION: Gate electrode layers(12,14) spaced apart from each other are formed on a semiconductor substrate(10). A high temperature oxide film(16), a first silicon nitride film(18), a BPSG(borophopho silicate glass)(20), conducting patterns(22,24), a PE oxide film(26) and a second silicon nitride film(28) are sequentially formed on the resultant structure. A contact hole is formed by etching the insulating films(28,26,20,18,16) so that the semiconductor substrate(10) between the gate electrode layers(12,14) can be exposed. In this case, the size of the contact hole is relatively larger at its bottom than at its upper portion and at its intermediate portion. A third silicon nitride film(28) is formed at sidewalls of the contact hole.
Abstract translation: 目的：提供半导体的接触孔及其形成方法，以减小接触孔底部的接触插塞膜与半导体衬底之间的接触电阻。 构成：在半导体衬底（10）上形成彼此间隔开的栅电极层（12,14）。 高温氧化膜（16），第一氮化硅膜（18），BPSG（硼磷硅酸盐玻璃）（20），导电图案（22,24），PE氧化膜（26）和第二氮化硅膜 （28）依次形成在所得结构上。 通过蚀刻绝缘膜（28,26,20,18,16）形成接触孔，使得可以暴露出栅极电极层（12,14）之间的半导体衬底（10）。 在这种情况下，接触孔的尺寸在其底部比在其上部和中间部分处的尺寸相对较大。 第三氮化硅膜（28）形成在接触孔的侧壁处。
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公开(公告)号：KR1019990061726A
公开(公告)日：1999-07-26
申请号：KR1019970082016
申请日：1997-12-31
Applicant: 삼성전자주식회사
IPC: H01L27/11
Abstract: 폴리실리콘층의 수를 줄여 공정을 단순화할 수 있는 에스램(SRAM) 셀 및 그 의 제조방법에 대해 개시되어 있다. 이 SRAM 셀은, 두 개의 전송 트랜지스터, 두 개의 구동 트랜지스터 및 박막 트랜지스터로 이루어진 두 개의 부하소자가 플립플롭(flip flop) 형태로 연결되어 이루어진 메모리장치에 있어서, 상기 부하소자의 게이트는 반대편 노드의 상기 구동 트랜지스터의 게이트와 동일한 도전층으로 이루어진다.
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公开(公告)号：KR1019980084001A
公开(公告)日：1998-12-05
申请号：KR1019970019559
申请日：1997-05-20
Applicant: 삼성전자주식회사
Inventor： 이찬조
IPC: H01L21/28
Abstract: 실리사이드를 이용한 스위칭 소자와 이의 제조방법이 제공된다. 본 발명에 의한 스위칭 소자는 산화막 패턴, 도전막 패턴, 제1 실리사이드막 패턴 및 절연막 패턴을 포함하는 적층된 게이트 구조를 상면에 구비하고 있는 기판을 포함한다. 상기 적층된 게이트 구조의 측벽에는 스페이서가 형성되어 있고, 상기 적층된 게이트 구조의 폭 만큼 서로 떨어져 불순물이 도우프된 영역이 상기 기판내에 형성되어 있다. 또한 상기 불순물이 도우프된 영역 위에는 제2 실리사이드막 패턴이 형성되어 있다.
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Patent Agency Ranking
公开(公告)号：KR1019980076329A
公开(公告)日：1998-11-16
申请号：KR1019970013009
申请日：1997-04-09
Applicant: 삼성전자주식회사
Inventor： 이찬조
IPC: H01L21/28
Abstract: 본 발명은 콘택홀의 접촉 저항을 감소시킬 수 있는 반도체 장치의 콘택홀 및 그 형성 방법에 관한 것으로, 반도체 장치의 콘택홀은, 반도체 기판상에 소정의 거리를 두고 형성된 도전층 패턴들과, 상기 도전층 패턴들을 포함하여 상기 반도체 기판상에 형성된 층간절연막, 상기 층간절연막을 식각하여 서로 인접한 도전층 패턴들의 사이에 형성되어 있되, 그 저면의 크기가 상부 및 중간부 보다 상대적으로 크게 형성된 콘택홀과, 상기 콘택홀 저면의 바닥 영역과 양측벽을 제외한 상부 표면 및 콘택홀의 양측 상에 형성된 식각 저지층을 포함한다. 이와 같은 장치에 의해서, 콘택홀 저면을 콘택홀의 상부 및 중간부 보다 상대적으로 크게 형성할 수 있고, 따라서 콘택홀 바닥면의 반도체 기판과 콘택 플러그막과의 접촉 저항을 감소시킬 수 있다.
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公开(公告)号：KR1019980029911A
公开(公告)日：1998-07-25
申请号：KR1019960049242
申请日：1996-10-28
Applicant: 삼성전자주식회사
Inventor： 이찬조
IPC: H01L27/108
Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로, 본 발명의 목적은 워드라인 스트랩핑영역에서 워드라인과 메탈층을 연결하기 위한 플라즈마 에칭시 발생되는 결함을 방지할 수 있는 반도체 메모리 장치를 제공함에 있다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 반도체 메모리 장치는 반도체 기판내에 형성되는 제1도전형의 활성영역과; 상기 활성영역상에 형성되며, 소정폭의 개구부를 가지는 제1절연막과; 상기 개구부내에 침적되는 제2도전형의 폴리층과; 상기 폴리층과 연결되는 메탈층을 구비하는 것을 특징으로 한다.
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公开(公告)号：KR1020010098374A
公开(公告)日：2001-11-08
申请号：KR1020000076373
申请日：2000-12-14
Applicant: 삼성전자주식회사
IPC: G11C16/14
Abstract: 여기에는 불휘발성 반도체 메모리 장치를 소거하는 방법이 개시되어 있다. 상기 불휘발성 반도체 메모리 장치는 행들과 열들로 배열된 전기적으로 소거 및 프로그램 가능한 셀 트랜지스터들을 갖는 섹터를 구비한다. 상기 각 셀 트랜지스터는 프로그램 상태에 대응하는 제 1 문턱 전압 분포 및 소거 상태에 대응하는 제 2 문턱 전압 분포 중 어느 하나 내에 존재하는 문턱 전압을 갖는다. 상기 소거 방법에 의하면, 상기 섹터의 모든 셀 트랜지스터들이 상기 제 1 문턱 전압 분포의 최소값보다 높은 문턱 전압을 갖는 지의 여부가 판별된다. 만약 그렇다면, 상기 섹터의 모든 셀 트랜지스터들이 동시에 소거된다. 그 다음에, 상기 소거된 셀 트랜지스터들 중, 상기 제 2 문턱 전압 분포의 최대값과 상기 제 1 문턱 전압 분포의 최소값 사이에 존재하는 검출 전압 레벨보다 낮은 문턱 전압을 갖는 셀 트랜지스터들이 검출된다. 상기 검출된 셀 트랜지스터들을 개별적으로 프로그램한 후, 상기 섹터의 모든 셀 트랜지스터들이 동시에 소거된다.
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公开(公告)号：KR100266381B1
公开(公告)日：2000-10-02
申请号：KR1019960049242
申请日：1996-10-28
Applicant: 삼성전자주식회사
Inventor： 이찬조
IPC: H01L27/108
Abstract: PURPOSE: A semiconductor memory device is provided to prevent lowering of characteristic of a pass transistor by forming a diode on a word line strapping region. CONSTITUTION: An active region(103) is formed within a semiconductor substrate of the first conductive type. The active region(103) is a high density region of the conductive type. The first insulating layer(104) is formed on the active region(103). The first insulating layer(104) has an aperture of a predetermined width. A poly layer(106) of the second conductive type is deposited within the aperture of the first insulating layer(104). A metal layer(109) is connected with the poly layer(106) of the second conductive type.
Abstract translation: 目的：提供半导体存储器件以通过在字线捆扎区域上形成二极管来防止传输晶体管的特性降低。 构成：在第一导电类型的半导体衬底内形成有源区（103）。 有源区（103）是导电类型的高密度区域。 第一绝缘层（104）形成在有源区（103）上。 第一绝缘层（104）具有预定宽度的孔径。 第二导电类型的多层（106）沉积在第一绝缘层（104）的孔内。 金属层（109）与第二导电类型的多层（106）连接。
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