公开(公告)号：KR1020010030278A

公开(公告)日：2001-04-16

申请号：KR1020000052663

申请日：2000-09-06

Applicant: 삼성전자주식회사

Inventor： 임종형 ,  강상석 ,  이현석

IPC: H03K19/00

CPC classification number: G11C7/1084 ,  G11C7/1045 ,  G11C7/1078

Abstract: PURPOSE: An input circuit of a semiconductor device including many individual signature circuits connected parallel and an individual signature circuit are provided to supply an input circuit of a semiconductor device used in response to a high frequency interface and to supply a signature circuit used parallel with a wavelength clamp circuit. CONSTITUTION: An input circuit of a semiconductor device including many individual signature circuits connected parallel and an individual signature circuit include an input line(315), input buffers(300, 302, 304, 306) and individual signature circuits(311, 312, 313). The input line(315) sends the signal, which is permitted to the input steps, to the input buffers(300, 302, 304, 306). The individual signature circuits(311, 312, 313) are parallel formed between the input line and the external voltage(VSS) and are enabled by the control signals(SEL1, SEL2, SEL3). The terminal, which requests the interface of the low speed, is assigned as a low speed input buffer(300) and the terminal, which requests the interface of the high speed, is assigned as high speed input buffers(302, 304, 306).

Abstract translation: 目的：提供包括并联连接的许多个体签名电路和独立签名电路的半导体器件的输入电路，以提供响应于高频接口使用的半导体器件的输入电路，并提供与 波长钳位电路。 构成：包括并联连接的许多个体签名电路和单独签名电路的半导体器件的输入电路包括输入线（315），输入缓冲器（300,302,304,306）和各个签名电路（311,312,313 ）。 输入线（315）将允许输入步骤的信号发送到输入缓冲器（300,302,304,306）。 各个签名电路（311,312,313）并联形成在输入线和外部电压（VSS）之间，并由控制信号（SEL1，SEL2，SEL3）使能。 请求低速接口的终端被分配为低速输入缓冲器（300），并且请求高速接口的终端被分配为高速输入缓冲器（302,304,306） 。

公开(公告)号：KR100278656B1

公开(公告)日：2001-02-01

申请号：KR1019980016966

申请日：1998-05-12

Applicant: 삼성전자주식회사

Inventor： 강상석 ,  임종형

IPC: H01L21/8239

Abstract: 본 발명은 비트라인(Bit line) 구조를 갖는 반도체 메모리 장치에 관한 것으로서, 메모리 셀 어레이; 각각 상기 메모리 셀 어레이의 서로 반대편인 제1 측면과 제2 측면에 위치하는 제1 및 제2 감지 증폭기들; 및 각각 상기 메모리 셀 어레이를 가로질러서 상기 메모리 셀 어레이와 상기 제1 및 제2 감지 증폭기들을 연결하며 상기 제1 측면에서 상기 제2 측면쪽으로 배치되는 제1 및 제2 비트라인쌍들을 구비하고, 상기 제1 비트라인쌍의 비트라인과 상기 제2 비트라인쌍의 비트라인은 상호 교차하지 않으며, 상기 제1 비트라인쌍의 제2 비트라인과 상기 제2 비트라인쌍의 제2 비트라인은 상기 제1 비트라인쌍의 비트라인과 교차함으로써 반도체 메모리 장치의 누화 잡음이 감소된다.

公开(公告)号：KR1019990080655A

公开(公告)日：1999-11-15

申请号：KR1019980014056

申请日：1998-04-20

Applicant: 삼성전자주식회사

Inventor： 임종형 ,  강상석

IPC: G11C11/40

Abstract: 다수개의 비트라인쌍들, 다수개의 워드라인들, 다수개의 메모리 셀들 및 다수개의 감지 증폭기들을 구비하는 반도체 메모리 장치가 개시된다.
다수개의 워드라인들은 비트라인쌍들을 절연적으로 교차한다. 다수개의 비트라인쌍들은 순차적으로 배치된다. 비트라인쌍들 중 인접하는 두 개의 비트라인쌍들의 하나의 비트라인쌍의 비트라인과 다른 비트라인쌍의 비트라인 및 하나의 비트라인쌍의 상보비트라인과 다른 비트라인쌍의 상보비트라인이 교번한다. 다수개의 메모리 셀들은 비트라인쌍들과 워드라인들이 교차하는 소정의 교점들에 하나씩 배치되며, 적어도 두 개씩 인접하여 배치된다. 다수개의 감지 증폭기들은 비트라인쌍들 중 하나의 비트라인쌍에 하나씩 연결되며 교번하여 반대편에 배치된다.

公开(公告)号：KR1019990065911A

公开(公告)日：1999-08-05

申请号：KR1019980001426

申请日：1998-01-19

Applicant: 삼성전자주식회사

Inventor： 임종형 ,  강상석

IPC: G11C7/00

Abstract: 하나의 입력 패드를 통하여 둘 이상의 신호나 전압을 입력하는 겸용 전송 회로 및 겸용 입력 방법을 개시한다. 본 발명의 겸용 전송 회로는 내부 신호 라인 XA3, 내부 전압 라인 XINT3, 전송게이트(31) 및 제2 전송부(33)를 구비한다. 상기 전송게이트(31)는 정상 입력 모드에서 제어신호 XCON에 응답하여 상기 반도체 장치 외부로부터 수신된 신호를 결국 상기 내부 신호 라인 XA3으로 전송한다. 상기 내부 신호 라인 XA3은 외부로부터 입력되는 상기 신호를 반도체 장치에 전달하는 전송라인이다. 그리고 상기 제2 전송부(33)는 전압 입력 모드에서 상기 제어신호 XCON에 응답하여 상기 반도체 장치 외부로부터 수신된 전압을 결국 상기 내부 전압 라인 XINT3으로 전송한다. 그리고 상기 내부 전압 라인 XINT3은 외부로부터 입력되는 상기 전압을 반도체 장치에 전달하는 전송라인이다.

公开(公告)号：KR1019990057715A

公开(公告)日：1999-07-15

申请号：KR1019970077787

申请日：1997-12-30

Applicant: 삼성전자주식회사

Inventor： 임종형 ,  강상석

IPC: G11C11/407

Abstract: 어드레스(address) 신호 레벨 감지부, 전원 전압 감지부, 논리 게이트(Logic Gate) 및 래취(latch)부를 구비하는 반도체 장치의 모드 레지스터 셋 회로가 개시된다. 어드레스 신호 레벨 감지부는 모드에 대한 정보를 갖는 어드레스 신호를 입력하고 상기 어드레스 신호의 전압 레벨이 전원 전압보다 소정 레벨 높을 경우에만 상기 어드레스 신호를 전송한다. 전원 전압 감지부는 전원 전압이 하이 레벨인 경우에 액티브(Active)되며 상기 어드레스 신호보다 늦게 발생하는 전원 전압 감지 신호를 발생한다. 논리 게이트는 상기 전원 전압 감지 신호와 상기 어드레스 신호에 응답하여 모드 신호를 발생한다. 래취부는 상기 모드 신호를 래취시킨다.

公开(公告)号：KR1019990055062A

公开(公告)日：1999-07-15

申请号：KR1019970074968

申请日：1997-12-27

Applicant: 삼성전자주식회사

Inventor： 임종형 ,  강상석

IPC: G11C11/40

Abstract: 본 발명의 목적은 프리-차아지 또는 클램핑하고자 하는 대상 노드의 전위를 결정해줌에 있어, 상기 대상 노드의 전위 조절이 미세한 양 단위로 이루어질 수 있도록 함으로써 조절 전위의 선택성을 높여주는 기준전압 발생 장치를 제공하는 것이다.
기준전압 발생 장치는 출력 노드; 제1 전압레벨을 설정하기 위하여 제1 단자를 구비하는 제1 바이어스 수단; 소스가 상기 제1 전압레벨에 연결되어 있고, 게이트와 드레인이 상기 출력 노드에 접속되어 있는 MOS 트랜지스터; 제2 전압레벨을 설정하기 위한 제2 바이어스 수단; 상기 제2 전압레벨과 크기가 다른 제3 전압레벨을 설정하기 위한 제3 바이어스 수단; 및 상기 제1 전압 레벨 및 상기 제2 전압레벨 중 어느 하나를 선택하여, 상기 MOS 트랜지스터의 기판을 선택된 전압 레벨로 바이어스 하기 위한 선택 수단;을 포함한다.
이에 따라, 대상 노드의 전위 조절이 미세한 양 단위로 이루어질 수 있도록 함으로써 조절 전위의 선택성이 높아지게 되는 효과가 있다.

公开(公告)号：KR1019990048397A

公开(公告)日：1999-07-05

申请号：KR1019970067071

申请日：1997-12-09

Applicant: 삼성전자주식회사

Inventor： 강상석 ,  임종형

IPC: G11C29/00

Abstract: 인접 칼럼 간에 웨이퍼 번-인 테스트를 위한 스트레스 전위를 서로 다르게 인가할 수 있는 메모리 장치를 기재하고 있다. 접힘(folded) 비트라인 방식의 메모리 장치에 있어서, 홀수번째 위치한 비트라인쌍들에 배치된 비트라인 등화기들과 짝수번째 위치한 비트라인쌍들에 배치된 비트라인 등화기들 각각은, 전기적으로 분리된 서로 다른 스트레스 전위 인가선과 연결되거나, 전기적으로 분리된 서로 다른 등화 신호 인가선과 연결된다.

公开(公告)号：KR102030713B1

公开(公告)日：2019-11-08

申请号：KR1020130003190

申请日：2013-01-11

Applicant: 삼성전자주식회사

Inventor： 목정일 ,  임종형 ,  김대선 ,  이지현

IPC: G11C11/4097 ,  G11C11/4094 ,  G11C11/4091 ,  G11C7/18

公开(公告)号：KR101597513B1

公开(公告)日：2016-02-25

申请号：KR1020080134019

申请日：2008-12-26

Applicant: 삼성전자주식회사

Inventor： 임종형 ,  강상석

IPC: G11C11/401 ,  G11C11/402 ,  G11C11/4074

CPC classification number: G11C11/406 ,  G11C11/40615

Abstract: 셀프리프레쉬에의한데이터복구력을향상시킨반도체메모리장치및 그시스템이개시된다. 본발명에따른메모리장치는다수의메모리셀들을포함하는메모리셀 어레이, 및상기다수의메모리셀들의데이터를감지증폭하는센스앰프를구비하는메모리코아부, 및제1 셀프리프레쉬모드에서적어도하나의제1 코아전압을상기메모리코아부에인가하고제1 셀프리프레쉬주기로셀프리프레쉬동작을수행하도록제어하며, 제2 셀프리프레쉬모드에서는적어도하나의제2 코아전압을상기메모리코아부에인가하고제2 셀프리프레쉬주기로셀프리프레쉬동작을수행하도록제어하는셀프리프레쉬제어부를구비하며, 상기적어도하나의제1 코아전압은상기적어도하나의제2 코아전압중 상응하는전압의레벨보다높게, 제1 셀프리프레쉬주기는제2 셀프리프레쉬주기보다현저히짧게함으로써제1 셀프리프레쉬모드동안셀 데이터의복구력(Restore)을향상시킴으로써, 후속되는상대적으로긴 데이터보유(Data Retention) 시간인제2 셀프리프레쉬모드동안의리프레쉬시간을보장/확보할수 있다.

公开(公告)号：KR1020140106770A

公开(公告)日：2014-09-04

申请号：KR1020130019563

申请日：2013-02-25

Applicant: 삼성전자주식회사

Inventor： 권형신 ,  임종형 ,  이창수 ,  이충기

IPC: G11C29/00

CPC classification number: G11C29/12005 ,  G11C7/12 ,  G11C8/08 ,  G11C16/3427 ,  G11C29/08 ,  G11C29/10 ,  G11C29/12 ,  G11C29/18 ,  G11C2029/1202

Abstract: A test method of a semiconductor memory device comprises the steps of: writing data to memory cells of a memory cell block connected to a plurality of word lines; applying driving voltage having different levels to at least one selected word line among the plurality of word lines and at least two adjacent word lines adjacent to the selected word line; and reading the data of selected memory cells connected to at least one selected word line to screen the data fail.

Abstract translation: 半导体存储器件的测试方法包括以下步骤：将数据写入连接到多个字线的存储单元块的存储单元; 将多个字线中的至少一个所选择的字线和与选定字线相邻的至少两个相邻字线施加不同电平的驱动电压; 并且读取连接到至少一个所选字线的所选存储单元的数据以屏蔽数据失败。