公开(公告)号：KR1020160024503A

公开(公告)日：2016-03-07

申请号：KR1020140111310

申请日：2014-08-26

Applicant: 삼성전자주식회사

Inventor： 김수아 ,  김대선 ,  김대정 ,  류성민 ,  박광일 ,  박철우 ,  손영수 ,  윤재윤

IPC: G11C11/4063 ,  G11C11/4074

CPC classification number: G11C8/08 ,  G11C5/025 ,  G11C7/02 ,  G11C7/1006 ,  G11C7/18 ,  G11C8/12 ,  G11C11/4074 ,  G11C11/4085 ,  G11C11/4097

Abstract: 반도체메모리장치는메모리셀 어레이, 복수의서브워드라인드라이버들, 및제1 및제2 파워선택스위치들을포함한다. 메모리셀 어레이는데이터를저장하며복수의워드라인들에각각연결되는복수의메모리셀 로우들을구비한다. 서브워드라인드라이버들은복수의워드라인들에연결된다. 제1 및제2 파워선택스위치들은복수의서브워드라인드라이버들과연결되고, 복수의스위칭제어신호들에응답하여선택된워드라인의비활성화전압레벨과선택된워드라인에인접한적어도하나의제1 인접워드라인의오프전압레벨을개별적으로제어한다.

Abstract translation: 本发明涉及一种包括存储单元阵列，多个子字线驱动器以及第一和第二功率选择开关的半导体存储器件。 存储单元阵列具有存储数据并分别连接到多个字线的多个存储单元行。 子字线驱动器连接到多个字线。 第一和第二功率选择开关连接到多个子字线驱动器，并分别控制用于停止响应于多个开关控制信号选择的字线的电压电平，以及与第二和第二功率选择开关相邻的至少一个第一相邻字线的截止电压电平 所选字线。 根据本发明，可以提供能够降低扰动影响的半导体存储装置。

公开(公告)号：KR1020140143043A

公开(公告)日：2014-12-15

申请号：KR1020130064962

申请日：2013-06-05

Applicant: 삼성전자주식회사

Inventor： 정의철 ,  이성희 ,  김나라 ,  김대선 ,  김대신 ,  김승환 ,  우동수 ,  김수아

IPC: G11C8/08 ,  G11C7/10 ,  G11C5/14

CPC classification number: G11C8/08 ,  G11C8/18 ,  G11C11/4085 ,  G11C2029/0411 ,  G11C2207/2227

Abstract: 메모리 장치, 메모리 시스템 및 이의 동작 방법이 개시된다. 일 실시예에 따른 메모리 장치는 인접하여 위치하는 제1 워드 라인 및 제2 워드 라인, 상기 제1 워드 라인에 연결되는 제1 메모리 셀, 및 상기 제2 워드 라인에 연결되고 상기 제1 메모리 셀과 인접하여 위치하는 제2 메모리 셀을 포함하는 메모리 셀 어레이; 제1 제어 신호에 응답하여, 상기 제1 워드 라인의 워드 라인 전압을 제1 워드 라인 전압에서 제2 워드 라인 전압으로 천이시키는 워드 라인 전압 인가부; 및 상기 제1 워드 라인 전압에서 상기 제2 워드 라인 전압으로의 천이 유형이, 상기 제2 워드 라인 전압에서 상기 제1 워드 라인 전압으로의 천이 유형과 상이하게, 상기 제1 워드 라인 전압에서 상기 제2 워드 라인 전압으로의 천이 구간에서의 상기 제1 워드 라인 전압의 펄스를 제어하는 상기 제1 제어 신호를 생성하는 천이 제어부를 포함한다.

Abstract translation: 公开了一种存储器件，存储器系统及其操作方法。 根据实施例，存储器件包括存储单元阵列，其包括彼此相邻放置的第一和第二字线，连接到第一字线的第一存储器单元和连接到第二字线的第二存储器单元， 放置在第一存储单元附近; 字线电压施加部件，响应于第一控制信号，将第一字线的字线电压从第一字线电压转移到第二字线电压; 以及转移控制部，其生成控制从所述第一字线电压到所述第二字线电压的转接部中的所述第一字线电压的脉冲的第一控制信号，以将所述第一字线电压与所述第二字线电压的转移类型区分开 字线电压，从第二字线电压到第一字线电压的转接类型。

公开(公告)号：KR1020080058793A

公开(公告)日：2008-06-26

申请号：KR1020060132896

申请日：2006-12-22

Applicant: 삼성전자주식회사

Inventor： 손상기 ,  임종형 ,  김대선

IPC: G11C5/14

Abstract: A semiconductor device is provided to protect device characteristics of a reservoir capacitor by controlling an applied voltage according to an operation mode. A reservoir capacitor comprises at least one NMOS capacitor(310-1-310N) having a gate receiving a first voltage. A second voltage lower than a first voltage is applied as an output voltage of a control circuit in a test mode, and a third voltage lower than the second voltage is applied in a normal operation mode, to a source and a drain of the NMOS capacitor. A command decoder generates a mode setting signal in response to a command signal applied from the outside. A mode setting unit(241) receives a mode setting code applied from the outside in response to the mode setting signal, and sets a control signal in response to the mode setting code.

Abstract translation: 提供半导体器件以通过根据操作模式控制施加的电压来保护储存电容器的器件特性。 蓄电池电容器包括至少一个具有接收第一电压的栅极的NMOS电容器（310-1-310N）。 施加低于第一电压的第二电压作为测试模式下的控制电路的输出电压，并且在正常工作模式下将低于第二电压的第三电压施加到NMOS电容器的源极和漏极 。 命令解码器响应于从外部施加的命令信号而产生模式设置信号。 模式设置单元（241）响应于模式设置信号接收从外部施加的模式设置代码，并且响应于模式设置代码设置控制信号。

公开(公告)号：KR1020090005888A

公开(公告)日：2009-01-14

申请号：KR1020070069289

申请日：2007-07-10

Applicant: 삼성전자주식회사

Inventor： 손상기 ,  임종형 ,  김대선 ,  이지현

IPC: G11C5/14

CPC classification number: G11C5/145 ,  G05F1/465 ,  G11C5/143

Abstract: A voltage booster of semiconductor device is provided to prevent unnecessary current consumption by controlling the cycle of the pulse shape outputted from the pulse signal generator. A count enable(CNT EN) generates a counter enable signal for controlling counting of the counter(300) by the internal command formed with the combination of the external command from the enable part(200). The counter generates a control signal for controlling the detection sensitivity of the boosting which is used for controlling the frequency increase or decrease of the pulse signal by comparing with the goal counting number stored with the pulse signal generated from the pulse signal generator(600). A mode register(500) outputs drive capacity control signal controlling opening and shutting of switching units(nSW1, nSW2) of the pulse signal generator according to the mode setting code. A pulse signal generator output a pulse signal having different cycle by controlling the amount of internal current. An electric charge unit generates a boosting voltage by pumping the charge. A boosting voltage level detecting unit outputs a plurality of boosting voltage detection signals by comparing the boosted voltage with the reference voltage(Vref).

Abstract translation: 提供半导体装置的升压器，以通过控制从脉冲信号发生器输出的脉冲形状的周期来防止不必要的电流消耗。 计数使能（CNT EN）通过由来自使能部分（200）的外部命令的组合形成的内部命令产生用于控制计数器（300）的计数的计数器使能信号。 计数器产生用于控制升压检测灵敏度的控制信号，该检测灵敏度用于通过与从脉冲信号发生器（600）产生的脉冲信号存储的目标计数值进行比较来控制脉冲信号的频率增加或减小。 模式寄存器（500）根据模式设置代码输出控制脉冲信号发生器的开关单元（nSW1，nSW2）的打开和关闭的驱动电容控制信号。 脉冲信号发生器通过控制内部电流的量来输出具有不同周期的脉冲信号。 电荷单元通过泵送电荷产生升压电压。 升压电压检测单元通过将升压电压与参考电压（Vref）进行比较来输出多个升压电压检测信号。

公开(公告)号：KR1020080041488A

公开(公告)日：2008-05-13

申请号：KR1020060109627

申请日：2006-11-07

Applicant: 삼성전자주식회사 ,  연세대학교 산학협력단

Inventor： 김동호 ,  김영수 ,  유철우 ,  송홍엽 ,  김대선 ,  오현영

IPC: H03M13/27

CPC classification number: H04L1/0071 ,  H03M13/275 ,  H03M13/2757 ,  H03M13/2771 ,  H03M13/2775 ,  H03M13/2957 ,  H03M13/6561

Abstract: A parallel interleaving method is provided to improve a decoding throughput through parallel decoding by dividing information bits into a predetermined numbers of sub blocks and interleaving the information bits. A parallel interleaving method includes the steps of: dividing inputted information bits into a predetermined numbers of sub blocks; and interleaving the information bits divided into the sub blocks according to a predetermined first interleaving regulation. The parallel interleaving method further includes a step of: generating a matrix by setting the number of the sub blocks as the number of columns and setting the number of bits per sub block as the number of rows or setting the number of the sub blocks as the number of rows and setting the number of bits per sub block as the number of columns.

Abstract translation: 提供一种并行交错方法，通过将信息比特划分成预定数量的子块并交织信息比特来提高通过并行解码的解码吞吐量。 并行交错方法包括以下步骤：将输入的信息比特划分成预定数量的子块; 以及根据预定的第一交织规则交织分成子块的信息比特。 并行交错方法还包括以下步骤：通过将子块的数量设置为列数并将每个子块的位数设置为行数或将子块的数量设置为 行数，并将每个子块的位数设置为列数。

公开(公告)号：KR100827444B1

公开(公告)日：2008-05-06

申请号：KR1020060133026

申请日：2006-12-22

Applicant: 삼성전자주식회사

Inventor： 김대선 ,  임종형 ,  손상기

IPC: G11C29/06

CPC classification number: G11C8/08 ,  G11C29/18 ,  G11C2029/1202 ,  G11C2029/1802

Abstract: A semiconductor memory device and a burn-in test method thereof are provided to maximize stress effect during equal test time. A number of memory cell blocks(BLK0-BLKn) include a number of memory cells coupled to a number of word lines and a number of bit lines. A word line control part(100) enables a word line in a memory cell block corresponding to a row address signal during test operation, and enables a word line in a memory cell block not corresponding to the row address signal. The row address signal includes a first row address signal selecting a part of the memory cell blocks, a second row address signal selecting a main word line in the selected memory cell block, and a third row address signal selecting the word line in the selected memory cell block. A write circuit writes data in the memory cell block corresponding to the row address signal, and does not write data in the memory cell block not corresponding to the row address signal, during the test operation.

Abstract translation: 提供一种半导体存储器件及其老化测试方法，以在相等的测试时间期间最大限度地提高应力效应。 多个存储单元块（BLK0-BLKn）包括耦合到多个字线和多个位线的多个存储器单元。 在测试操作期间，字线控制部分（100）启用与行地址信号相对应的存储单元块中的字线，并且使能与行地址信号不对应的存储单元块中的字线。 行地址信号包括选择存储单元块的一部分的第一行地址信号，选择所选择的存储单元块中的主字线的第二行地址信号和选择存储单元块中的字线的第三行地址信号 细胞块。 写入电路在测试操作期间将数据写入对应于行地址信号的存储单元块中，并且不将数据写入不对应于行地址信号的存储单元块中。

公开(公告)号：KR1020070016466A

公开(公告)日：2007-02-08

申请号：KR1020050071144

申请日：2005-08-03

Applicant: 삼성전자주식회사

Inventor： 김대선 ,  이형용

IPC: G11C7/10

Abstract: 본 발명에 따른 반도체 메모리 장치는 OCD 임피던스 측정 모드에서 동작하도록 하기 위한 동작 신호를 발생하는 제 1 드라이버; 상기 동작 신호에 응답하여 동작하며, 외부 클럭신호에 동기되어 토글하는 신호를 발생하는 제 2 드라이버; 및 상기 토글하는 신호에 응답하여 데이터 스트로브 신호(DQS)를 발생하는 제 3 드라이버를 포함하는 것을 특징으로 한다.
OCD, DQS, DDR2, 임피던스

公开(公告)号：KR1020000073817A

公开(公告)日：2000-12-05

申请号：KR1019990017360

申请日：1999-05-14

Applicant: 삼성전자주식회사

Inventor： 이형용 ,  김경기 ,  김대선

IPC: G06F13/16

Abstract: PURPOSE: A multi-channel RAMBUS system is provided for expanding a capacity of a memory without any limit due to tTR by increasing the number of RAMBUS memories connected with respect to one RAMBUS memory controller in a memory circuit which uses a RAMBUS memory. CONSTITUTION: A multi-channel RAMBUS system includes a clock signal generator(400), semiconductor memories(420, 421, 422 and 423), a memory controller(410), and a data bus and clock signal transmission line(430). The clock signal generator(400) generates a clock signal. The generated clock signal is supplied to a memory in the circuit. The clock transmission line(430) is extended from the clock signal generator(140) to the semiconductor memories(420, 421, 422, and 423) and the memory controller(410).

Abstract translation: 目的：提供多通道RAMBUS系统，通过增加使用RAMBUS存储器的存储器电路中与一个RAMBUS存储器控制器连接的RAMBUS存储器的数量，扩展存储器的容量而不受tTR的限制。 构成：多通道RAMBUS系统包括时钟信号发生器（400），半导体存储器（420,421,422和423），存储器控制器（410）以及数据总线和时钟信号传输线（430）。 时钟信号发生器（400）产生时钟信号。 所生成的时钟信号被提供给电路中的存储器。 时钟传输线（430）从时钟信号发生器（140）延伸到半导体存储器（420,421,422和423）和存储器控制器（410）。

公开(公告)号：KR101110201B1

公开(公告)日：2012-02-15

申请号：KR1020070110144

申请日：2007-10-31

Applicant: 삼성전자주식회사 ,  연세대학교 산학협력단

Inventor： 배슬기 ,  한승희 ,  이종혁 ,  송홍엽 ,  김대선 ,  김준성

IPC: H03M13/27 ,  H04L27/01

CPC classification number: H03M13/2775 ,  H03M13/2957 ,  H04L1/0071

Abstract: 본 발명은 통신시스템에서 병렬구조 인터리빙 방법 및 장치에 관한 것으로, 통신시스템에서 병렬구조기반의 라틴방진 행렬을 이용한 인터리빙 방법에 있어서, 입력되는 정보 비트들을 병렬처리 차수(L)에 따라 서브블록으로 분리하는 과정과, 상기 병렬처리 차수(L)를 기설정된 임계치와 비교하는 과정과, 상기 병렬처리 차수(L)가 기설정된 임계치보다 클 시, 상기 병렬처리 차수(L)보다 작은 상수 크기의 라틴 방진 행렬을 크기의 라틴 방진 행렬로 확장하는 과정과, 상기 크기의 라틴 방진 행렬을 이용하여 각 서브블록으로 분리된 정보비트를 독출하여 인터리빙을 수행하는 과정을 포함하여, 인터리버를 최적화하기 위해 고려해야 할 경우의 수가 다른 인터리버에 비해 상당히 적은 이점이 있다. 또한 다른 충돌방지 인터리버와 거의 같은 성능을 보여 주며 특히 높은 신호 대 잡음비(E
b /N
o )에서 프레임 오류율(Frame Error Rate: FER)성능이 개선된다.
병렬 인터리빙, 서브블록, 라틴방진, 터보부호.

公开(公告)号：KR1020010037024A

公开(公告)日：2001-05-07

申请号：KR1019990044300

申请日：1999-10-13

Applicant: 삼성전자주식회사

Inventor： 이형용 ,  김상철 ,  김대선

IPC: G11C11/407

CPC classification number: G11C11/406 ,  G11C7/222 ,  G11C11/4072

Abstract: PURPOSE: A RAMBUS DRAM semiconductor device realizing an extended NAP state is provided which is refreshed for a period of time requiring synchronization information of inner clock signals and external clock signals stored in capacitors when introduced into an NAP mode, to extend the function of NAP state. CONSTITUTION: A RAMBUS DRAM semiconductor device having a DRAM cell array, a logic interface and a delay locked loop providing multiple inner clock signals to the logic interface includes a duty cycle correcting unit(341), and a controller(321). The duty cycle correcting unit receives an external clock signal, corrects the duty cycle of the external clock signal to generate a duty cycle correction signal and provide the duty cycle correction signal to the inside of the delay locked loop. The duty cycle correcting unit includes a capacitor that maintains the NAP state for a predetermined period of time when the RAMBUS DRAM is introduced into the NAP state. The controller, connected to the duty cycle correcting unit, receives a refresh signal for refreshing the DRAM cell array, a refresh enable signal and external bit signals, and generates an amplification driving signal to refresh the capacitor at least once within a predetermined period of time to keep the NAP mode maintenance time longer than the predetermined period of time.

Abstract translation: 目的：提供实现扩展NAP状态的RAMBUS DRAM半导体器件，其在被引入NAP模式时刷新一段时间，需要内部时钟信号和存储在电容器中的外部时钟信号的同步信息，以扩展NAP状态的功能 。 构成：具有DRAM单元阵列，逻辑接口和向逻辑接口提供多个内部时钟信号的延迟锁定环路的RAMBUS DRAM半导体器件包括占空比校正单元（341）和控制器（321）。 占空比校正单元接收外部时钟信号，校正外部时钟信号的占空比以产生占空比校正信号，并向延迟锁定环路的内部提供占空比校正信号。 占空比校正单元包括当RAMBUS DRAM被引入NAP状态时将NAP状态保持预定时间段的电容器。 连接到占空比校正单元的控制器接收用于刷新DRAM单元阵列的刷新信号，刷新使能信号和外部位信号，并且在预定时间段内生成放大驱动信号至少刷新电容器一次 以保持NAP模式的维护时间比预定时间长。