-
公开(公告)号：KR100618908B1
公开(公告)日：2006-09-05
申请号：KR1020050074471
申请日：2005-08-12
Applicant: 삼성전자주식회사
IPC: H01L21/336
Abstract: A semiconductor device is formed with a normal, non-recessed, spacer structure in a cell region and a recessed spacer structure in a peripheral region. The recessed spacer structure is formed as by etch masking those in the cell region and exposing those in the peripheral region, then performing an etch process. The increased height of the cell region spacers is adapted to further prevent over-etching during gate interconnect formation which would otherwise result in etching through the spacer to the substrate and subsequent short circuit. Therefore, it is also possible to prevent bridge defects due to over-etching, which occurs because the barrier metal layer for a subsequent interconnection contact is accidentally connected to the underlying substrate. Also, since the recessed spacer structure is provided in the peripheral region, it is possible to remarkably enhance a resistance distribution of a cobalt silicide layer occurring in a gate line width of 100 nm or less.
Abstract translation: 半导体器件在单元区域中形成有正常的非凹陷的间隔件结构，并且在外围区域中形成有凹陷的间隔件结构。 通过蚀刻掩蔽单元区域中的那些掩膜结构并暴露外围区域中的掩膜结构，然后执行蚀刻工艺来形成凹陷的间隔体结构。 单元区域间隔物的增加的高度适合于进一步防止栅极互连形成期间的过度蚀刻，否则会导致蚀刻穿过衬垫到衬底并随后短路。 因此，也可以防止由于后续互连触点的阻挡金属层意外地连接到下面的衬底而发生的过度蚀刻引起的桥接缺陷。 而且，由于在周边区域中提供凹陷的间隔物结构，所以可以显着增强在100nm或更小的栅极线宽度中出现的硅化钴层的电阻分布。
-
公开(公告)号：KR1020040103016A
公开(公告)日：2004-12-08
申请号：KR1020030034897
申请日：2003-05-30
Applicant: 삼성전자주식회사
IPC: H01L21/285
Abstract: PURPOSE: A method of forming a barrier metal and a structure thereof are provided to prevent Al of an Al conductor from diffusing into a TiN film in spite of a thin thickness of the TiN film by forming previously a TiAlx film between an Al film and a Ti film. CONSTITUTION: A Ti film(205), an Al film(207), and a TiN layer(209) are sequentially formed on an insulating layer(201). At this time, a TiAlx film(211) is formed between the Ti film and the Al film by the reaction of the Ti film and the Al film. An Al conductor(213) is then formed thereon.
Abstract translation: 目的：提供一种形成阻挡金属的方法及其结构，以防止AlNi膜的Al扩散到TiN膜中，尽管TiN膜的厚度薄，但通过在Al膜和 钛膜。 构成：在绝缘层（201）上依次形成Ti膜（205），Al膜（207）和TiN层（209）。 此时，通过Ti膜和Al膜的反应，在Ti膜和Al膜之间形成TiAlx膜（211）。 然后在其上形成Al导体（213）。
-
公开(公告)号：KR101754591B1
公开(公告)日：2017-07-06
申请号：KR1020100089746
申请日：2010-09-14
Applicant: 삼성전자주식회사
IPC: G11C7/12 , G11C7/06 , G11C5/14 , G11C11/4091 , G11C11/4094 , G11C7/18
CPC classification number: G11C7/12
Abstract: 반도체장치가개시된다. 상기반도체장치는비트라인과상보비트라인과, 상기비트라인의전압과상기상보비트라인의전압의차이를감지하고증폭하기위한감지증폭기와, 복수의제어신호들에응답하여상기상보비트라인의로딩커패시턴스를조절하기위한커패시턴스조절회로를포함한다.
Abstract translation: 公开了一种半导体器件。 半导体器件包括位线和互补位线;读出放大器，用于读出和放大位线的电压和互补位线的电压之间的差值; 以及用于调整电容的电容调整电路。
-
公开(公告)号：KR1020060079857A
公开(公告)日：2006-07-07
申请号：KR1020050000192
申请日：2005-01-03
Applicant: 삼성전자주식회사
IPC: H01L27/092
CPC classification number: H01L21/823807
Abstract: 개선된 캐리어 이동도를 갖는 반도체 소자의 제조방법을 제공한다. 이 방법은 앤모스 영역 및 피모스 영역을 갖는 반도체 기판을 준비하는 것을 구비한다. 상기 앤모스 영역 및 피모스 영역에 앤모스 트랜지스터 및 피모스 트랜지스터를 각각 형성한다. 상기 앤모스 트랜지스터를 갖는 상기 앤모스 영역 상에 제1 압축 응력을 갖는 제1 절연막을 형성한다. 상기 피모스 트랜지스터를 갖는 상기 피모스 영역 상에 제2 압축 응력을 갖되, 상기 제1 절연막 보다 높은 응력 완화율을 갖는 제2 절연막을 형성한다. 상기 제1 절연막 및 상기 제2 절연막을 갖는 반도체 기판을 열처리하여 상기 제2 절연막이 상기 제1 절연막 보다 감소된 압축 응력을 갖도록 상기 제2 절연막의 압축 응력을 완화시킨다.
씨모스, 이동도, 캐리어, 압축 응력-
公开(公告)号：KR100591753B1
公开(公告)日：2006-06-22
申请号：KR1020030034897
申请日：2003-05-30
Applicant: 삼성전자주식회사
IPC: H01L21/285
Abstract: 본 발명은 반도체 소자를 제조하는 경우에 사용되는 베리어 메탈(Barrier Metal)의 형성방법과 그 베리어 메탈(Barrier Metal)의 구조에 관한 것이다. 베리어 메탈(Barrier Metal)을 Ti/Al/TiN으로 형성하되 기본적으로 Ti와 Al의 반응을 통해 타이타늄-알루미늄 합금(TiAl
x )막을 더 개재시키는 형성방법과 그 구조에 관한 발명이다. 또한, 반응의 정도에 따라 본 발명이 제공하는 베리어 메탈(Barrier Metal)은 Ti/TiAl
x /Al/TiN, Ti/TiAl
x /TiN, TiAl
x /TiN, TiAl
x /Al/TiN으로 형성될 수 있다. 이와 같이 타이타늄-알루미늄 합금(TiAl
x )막을 미리 형성시킴으로서, 비록 TiN막의 두께가 200Å이하여도, 상기 TiN막 상에 형성된 Al도선으로부터 Al의 확산을 방지할 수 있다. 그 결과, 과도한 타이타늄-알루미늄 합금(TiAl
x )의 형성으로 인한 부피감소가 억제되고 이에 따라 EM(Electro-Migration) 특성 또한 개선될 수 있다. 게다가, 200Å이하로 TiN막을 형성하므로 상기 TiN막 상에 형성된 Al도선의 모폴로지(Morphology)를 개선할 수도 있다.
베리어 메탈(Barrier Metal) 형성방법, 타이타늄-알루미늄 합금Abstract translation: 形成用于制造半导体器件的阻挡金属的方法和阻挡金属的结构技术领域本发明涉及形成用于制造半导体器件的阻挡金属的方法和阻挡金属的结构。 阻挡金属由Ti / Al / TiN形成，但是由Ti-Al合金（TiAl
-
Patent Agency Ranking
公开(公告)号：KR100434495B1
公开(公告)日：2004-06-05
申请号：KR1020010069981
申请日：2001-11-10
Applicant: 삼성전자주식회사
IPC: H01L27/092
CPC classification number: H01L21/28518 , H01L21/28052 , H01L21/76802 , H01L21/76829 , H01L21/76834 , H01L29/665 , H01L29/66545
Abstract: A method of fabricating an integrated circuit device comprises forming a refractory metal layer on a silicon-containing substrate, processing the refractory metal layer to form an amorphous metal silicide layer, and depositing an insulating material on the amorphous metal silicide layer. The insulating material is deposited at a temperature that maintains at least a portion of the amorphous metal silicide layer in an amorphous state, to form a capping structure that contains the amorphous metal silicide layer. The method further includes crystallizing the contained amorphous metal silicide layer, and forming an etching stop layer on the capping structure.
Abstract translation: 一种制造集成电路器件的方法包括在含硅衬底上形成难熔金属层，处理难熔金属层以形成非晶金属硅化物层，以及在非晶金属硅化物层上沉积绝缘材料。 绝缘材料在保持非晶态金属硅化物层的至少一部分处于非晶态的温度下沉积，以形成包含非晶态金属硅化物层的加盖结构。 该方法还包括使所包含的无定形金属硅化物层结晶，并且在该覆盖结构上形成蚀刻停止层。
-
公开(公告)号：KR1020020096532A
公开(公告)日：2002-12-31
申请号：KR1020010035092
申请日：2001-06-20
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: PURPOSE: A method for forming an active region having a rounded upper edge is provided to prevent a concentration phenomenon of electric field by rounding an upper edge portion of the active region. CONSTITUTION: A trench mask layer is formed on a semiconductor substrate(100). The trench mask layer is formed with a pad oxide layer, a silicon nitride layer, and a hard mask oxide layer. A trench mask pattern is formed by etching the trench mask layer. The trench mask pattern is formed with a hard mask oxide layer pattern, a silicon nitride layer pattern, and a pad oxide layer pattern. The first trench is formed by etching the semiconductor substrate(100). The second trench(150) is formed at a lower portion of the first trench by etching the semiconductor substrate(100). A recessed silicon nitride layer pattern(122) is formed by etching the silicon nitride layer pattern. A recessed pad oxide layer pattern(112) is formed by etching the pad oxide layer pattern. An edge(300) between an upper portion of an active region and a sidewall of the second trench(150) is rounded by performing an annealing process for the semiconductor substrate(100).
Abstract translation: 目的：提供一种用于形成具有圆形上边缘的有源区域的方法，以通过使有源区域的上边缘部分圆化来防止电场的浓度现象。 构成：在半导体衬底（100）上形成沟槽掩模层。 沟槽掩模层由衬垫氧化物层，氮化硅层和硬掩模氧化物层形成。 通过蚀刻沟槽掩模层形成沟槽掩模图案。 沟槽掩模图案由硬掩模氧化物层图案，氮化硅层图案和衬垫氧化物层图案形成。 通过蚀刻半导体衬底（100）形成第一沟槽。 第二沟槽（150）通过蚀刻半导体衬底（100）形成在第一沟槽的下部。 通过蚀刻氮化硅层图案形成凹陷的氮化硅层图案（122）。 通过蚀刻衬垫氧化物层图案形成凹陷衬垫氧化物层图案（112）。 通过对半导体衬底（100）执行退火处理，在有源区的上部和第二沟槽（150）的侧壁之间的边缘（300）被倒圆。
-
公开(公告)号：KR101718356B1
公开(公告)日：2017-03-22
申请号：KR1020100085237
申请日：2010-09-01
Applicant: 삼성전자주식회사
IPC: H01L27/108 , H01L49/02
CPC classification number: H01L28/60 , H01L27/10814 , H01L27/10894 , H01L27/10897 , H01L28/90
Abstract: 반도체소자및 그제조방법에서, 반도체소자는, 기판상에, 실린더형상을갖고각 실린더의위치별로높이차이를갖는하부전극들이구비된다. 상기하부전극의실린더높이가상대적으로높은부위와접촉하면서상기하부전극들을서로지지하는지지막패턴이구비된다. 상기하부전극들및 지지막패턴상에유전막이구비된다. 상기유전막상에는평탄한상부면을갖는상부전극이구비된다. 상기상부전극상에는금속간절연막이구비된다. 상기금속간절연막을관통하면서상기상부전극과접촉하고, 상기하부전극의실린더높이가상대적으로낮은부위와수직방향으로대향하는금속콘택이구비된다. 상기반도체소자는불량발생이감소된다.
-
公开(公告)号：KR1020140106770A
公开(公告)日：2014-09-04
申请号：KR1020130019563
申请日：2013-02-25
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C29/12005 , G11C7/12 , G11C8/08 , G11C16/3427 , G11C29/08 , G11C29/10 , G11C29/12 , G11C29/18 , G11C2029/1202
Abstract: A test method of a semiconductor memory device comprises the steps of: writing data to memory cells of a memory cell block connected to a plurality of word lines; applying driving voltage having different levels to at least one selected word line among the plurality of word lines and at least two adjacent word lines adjacent to the selected word line; and reading the data of selected memory cells connected to at least one selected word line to screen the data fail.
Abstract translation: 半导体存储器件的测试方法包括以下步骤：将数据写入连接到多个字线的存储单元块的存储单元; 将多个字线中的至少一个所选择的字线和与选定字线相邻的至少两个相邻字线施加不同电平的驱动电压; 并且读取连接到至少一个所选字线的所选存储单元的数据以屏蔽数据失败。
-
公开(公告)号：KR1020140042459A
公开(公告)日：2014-04-07
申请号：KR1020120109255
申请日：2012-09-28
Applicant: 삼성전자주식회사
IPC: H01L27/108 , H01L21/8242 , H01L29/00
CPC classification number: H01L27/088 , G11C11/40 , G11C11/404 , G11C11/4085 , G11C11/4094 , G11C2207/005 , H01L27/10897
Abstract: The present invention relates to a multiple well bias memory device. A memory device includes a semiconductor substrate, a first wall of a first conductivity type where a memory cell is formed on the semiconductor substrate, and a second wall of a first conductivity type where a sensor amplifier of sensing and amplifying the data of the memory cell is formed in the semiconductor substrate. The doping concentration of the first wall is different from that of the second wall. The first wall is biased with a first voltage. The second wall is biased with a second voltage which is different from the first voltage. The first voltage is lower than the second voltage.
Abstract translation: 本发明涉及多阱偏压存储器件。 存储器件包括半导体衬底，在半导体衬底上形成存储单元的第一导电类型的第一壁和第一导电类型的第二壁，其中感测和放大存储单元的数据的传感器放大器 形成在半导体衬底中。 第一壁的掺杂浓度不同于第二壁的掺杂浓度。 第一个墙壁被第一个电压偏置。 第二壁用与第一电压不同的第二电压进行偏置。 第一电压低于第二电压。
-
-
-
-
-
-
-
-
-
Search Results
29
records
(took 0.023 seconds)
