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公开(公告)号：KR1020000050569A
公开(公告)日：2000-08-05
申请号：KR1019990000538
申请日：1999-01-12
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
Abstract: PURPOSE: A method for manufacturing a metal oxide transistor of a lightly-doped-drain structure(LDD) is provided to secure an effective channel length, by forming a lightly doped source/drain region after forming a spacer. CONSTITUTION: A method for manufacturing a metal oxide transistor of a lightly-doped-drain structure(LDD) comprises the steps of: forming a first insulation layer pattern to expose a predetermined region of a semiconductor substrate of a first conductive type; forming a spacer on a sidewall of the first insulation layer; forming a gate insulation layer on the entire substrate having the first insulation layer pattern and spacer; forming a first portion of a gate pattern on the gate insulation layer formed the substrate and spacer, and a second portion of the gate pattern on the gate insulation formed on the first insulation layer pattern, the second portion of the gate pattern being connected to the first portion of the gate pattern; forming a second insulation layer pattern by eliminating the gate insulation layer and first insulation layer pattern outside of the region including the gate pattern; forming a highly doped source/drain region on the semiconductor substrate, using the gate pattern as an ion-implantation mask; eliminating the second insulation layer pattern; and forming a lightly doped source/drain region adjacent to the highly doped source/drain region, on the semiconductor substrate region corresponding to the second portion of the gate pattern.
Abstract translation: 目的：提供一种制造轻掺杂漏极结构（LDD）的金属氧化物晶体管的方法，通过在形成间隔物之后形成轻掺杂的源极/漏极区域来确保有效沟道长度。 构成：制造轻掺杂漏极结构（LDD）的金属氧化物晶体管的方法包括以下步骤：形成第一绝缘层图案以暴露第一导电类型的半导体衬底的预定区域; 在所述第一绝缘层的侧壁上形成间隔物; 在具有第一绝缘层图案和间隔物的整个基板上形成栅极绝缘层; 在所述栅极绝缘层上形成栅极图案的第一部分，形成所述基板和间隔物，以及形成在所述第一绝缘层图案上的所述栅极绝缘体上的所述栅极图案的第二部分，所述栅极图案的第二部分连接到 栅极图案的第一部分; 通过在包括栅极图案的区域之外消除栅极绝缘层和第一绝缘层图案来形成第二绝缘层图案; 在所述半导体衬底上形成高掺杂源/漏区，使用所述栅极图案作为离子注入掩模; 消除了第二绝缘层图案; 以及在对应于栅极图案的第二部分的半导体衬底区域上形成与高掺杂源极/漏极区域相邻的轻掺杂源极/漏极区域。
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公开(公告)号：KR1019990050111A
公开(公告)日：1999-07-05
申请号：KR1019970069172
申请日：1997-12-16
Applicant: 삼성전자주식회사
IPC: H01L27/11
Abstract: SRAM 셀의 부하저항 형성방법에 관해 개시한다. 본 발명에 따른 SRAM 셀의 부하저항 형성방법에서는 반도체 기판상에 단차 부위를 포함하는 반도체막을 형성한후, 상기 단차 부위에 평탄화된 절연막을 형성하여 이를 불순물 도우핑 마스크로 사용하여 상기 반도체막에 불순물을 도우핑하여 평탄화된 절연막 하부의 반도체막을 진성의 부하 저항으로 형성한다. 본 발명에 따르면, 이온주입 마스크로 사용될 포토레지스트 패턴을 형성하기 위한 복잡한 사진 공정이 필요없으므로 공정이 단순화되고 제조 수율이 향상된다.
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公开(公告)号：KR1019980015545A
公开(公告)日：1998-05-25
申请号：KR1019960034915
申请日：1996-08-22
Applicant: 삼성전자주식회사
IPC: H01L21/768
Abstract: 반도체 기판상에 필드산화막에 의해 구분된 활성화영역을 가지고, 포토노광시 노칭현상으로 인한 끊어짐을 방지하기 위한 반도체 메모리 장치의 메탈 배선 형성 방법에 있어서, 상기 필드산화막과 활성화영역 상부에 형성된 상기 메탈의 선폭 및 이격거리를 동일하게 형성하거나 또는 상기 필드산화막 상에 형성된 사선모양의 메탈의 선폭 및 이격거리를 동일하게 직선화하고 단차가 낮은 상기 활성화영역 상에 사선모양의 메탈선들을 형성하여 단차특성을 향상시킨다.
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公开(公告)号：KR100138320B1
公开(公告)日：1998-04-28
申请号：KR1019940024769
申请日：1994-09-29
Applicant: 삼성전자주식회사
IPC: H01L29/786 , H01L27/12
Abstract: 제1 및 제2박막 트랜지스터의 게이트 측벽에 스페이서가 형성된 박막 트랜지스터(TFT) 및 그 제조방법이 개시되어 있다. 반도체 기판상에 제1 및 제2박막 트랜지스터의 제1도전형의 게이트를 형성하고, 게이트의 측벽에 스페이서를 형성한 다음, 산화막을 형성하고, 이를 패터닝하여 상기 제2박막 트랜지스터 게이트의 일 표면을 노출시키는 게이트 산화막을 형성한다. 이어서, 제1도전층을 형성하고, 이를 패터닝하여 제1박막 트랜지스터의 바디(Body)를 형성한 후, 제1박막 트랜지스터 바디의 제1 및 제2영역에 제2도전형의 불순물을 주입한다.
본 발명에 의하면, 오프셋 영역을 확장시켜 스탠바이 전류를 감소시킬 수 있을 뿐만 아니라 박막 트랜지스터의 소오스/드레인 형성시 사진식각 공정에서의 미스얼라인에 의해 소오스 저항이 증가되어 온 전류가 감소되는 것을 방지할 수 있다.-
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公开(公告)号：KR1019960030402A
公开(公告)日：1996-08-17
申请号：KR1019950000852
申请日：1995-01-19
Applicant: 삼성전자주식회사
IPC: H01L27/085
Abstract: 바이씨모스(BiCMOS) 반도체 장치 제조방법을 개시한다. 기판상에 모스 트랜지스터와 바이폴라 트랜지스터를 구비하는 BiCMOS 반도체 장치의 개조방법에 있어서, 반도체 기판 활성영역과 소자분리영역을 한정하기 위하여 산화방지 마스크를 형성한 다음, 필드산화막을 형성하는 단계, 상기 산화방지 마스크를 바이폴라 트랜지스터 활성영역 상에 잔존시키는 단계, 모스 트랜지스터의 게이트 패턴 및 측벽 스페이서를 형성하는 단계, 바이폴라 트랜지스터 활성영역 상에 잔존하는 상기 산화방지 마스크를 제거하는 단계, 및 바이폴라 트랜지스터의 베이스를 형성하는 단계를 구비하는 것을 특징으로 하는 BiCMOS 반도체 장치의 제조방법을 제공한다.
본 발명에 의하면, 모스 트랜지스터와 바이폴라 트랜지스터의 신뢰성을 확보함과 동시에 바이폴라 트랜지스터의 전류 이득 감소가 방지되며, 코스메틱 불량의 원인을 제거할 수 있다.-
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公开(公告)号：KR101360134B1
公开(公告)日：2014-02-10
申请号：KR1020070073616
申请日：2007-07-23
Applicant: 삼성전자주식회사
IPC: H01L21/76
CPC classification number: H01L21/76224 , H01L27/11521 , H01L27/11524
Abstract: 반도체 장치의 제조 방법이 제공된다. 이 방법은 반도체기판에 제1트렌치를 형성하고, 제1트렌치를 채우는 제1소자분리막 패턴들을 형성하고, 제1소자분리막 패턴의 측벽에 스페이서들을 형성하고, 제1소자분리막 패턴들 사이의 반도체기판에 제2트렌치를 형성한 후, 제2트렌치를 채우는 제2소자분리막 패턴들을 형성하는 단계를 포함한다. 이때, 제2트렌치는 제1소자분리막 패턴 및 스페이서를 식각 마스크로 사용하는 식각 공정을 통해 형성된다.
Abstract translation: 提供了一种制造半导体器件的方法。 这是第一隔离膜图案之间的半导体衬底上形成，在形成间隔物上的第一隔离膜图案的侧壁上，填充第一沟槽的第一元件隔离膜图案，所述第一沟槽形成在半导体衬底 然后形成填充第二沟槽的第二器件隔离膜图案。 此时，通过使用第一器件隔离膜图案和隔离物作为蚀刻掩模的蚀刻工艺形成第二沟槽。
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公开(公告)号：KR1020080109285A
公开(公告)日：2008-12-17
申请号：KR1020070057420
申请日：2007-06-12
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L21/28273 , H01L21/31051 , H01L27/2463
Abstract: A manufacturing method of the semiconductor device is provided to prevent the oxidation of the tungsten gate by forming the tungsten gate after forming the interlayer insulating film including oxide. A manufacturing method of the semiconductor device comprises the following steps: the step for forming the back-up gate stacks including the bottom gate pattern and the sacrifice gate pattern on the top of the substrate; the step for forming the impurity region on the substrate by using the back-up gate stacks as a mask; the step for forming the oxide film pattern which reclaims the gap between the back-up gate stacks; the step for forming the recess region(245) by recessing the sacrifice gate pattern; the step for forming the tungsten pattern which fills the recess region.
Abstract translation: 提供半导体器件的制造方法，以在形成包括氧化物的层间绝缘膜之后通过形成钨栅来防止钨栅的氧化。 半导体器件的制造方法包括以下步骤：在衬底的顶部形成包括底栅图案和牺牲栅图案的备用栅极堆叠的步骤; 通过使用备用栅极堆叠作为掩模在衬底上形成杂质区域的步骤; 用于形成回收备用栅极叠层之间的间隙的氧化膜图案的步骤; 通过使牺牲栅极图案凹陷来形成凹部区域（245）的步骤; 用于形成填充凹陷区域的钨图案的步骤。
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