公开(公告)号：KR1020090038291A

公开(公告)日：2009-04-20

申请号：KR1020070103708

申请日：2007-10-15

Applicant: 삼성전자주식회사

Inventor： 임준성 ,  박종호 ,  백현철 ,  이성훈

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/11521 ,  H01L27/115 ,  H01L27/11524 ,  H01L21/28141 ,  H01L21/31051 ,  H01L21/76838

Abstract: A nonvolatile memory device including double spacers on the sidewall of a floating gate, an electronic device including the nonvolatile memory device and method of fabricating the same is provided to increase the distance between a control gate lines by forming a double space on the side wall of the floating gates. An element isolation film(115) is formed on the inner side of a semiconductor and limits a plurality of active areas(ACT). A plurality of floating gates(133f) is located on the active areas, and a control gate line(WL) is overlapped with the upper sides of the floating gates. The control gate Line crosses the active areas while having an extension part(WL e) located between adjacent floating gates. The extension part is overlapped with the side walls of the adjacent floating gates, and a first spacer(141) is arranged on the side wall which is overlapped with the control gate line. A first spacers is extended between the side wall of the active area and the element isolation film and a second spacer(143) is located between the outer sidewalls of the first spacers and extension part of the control gate Line.

Abstract translation: 提供了一种在浮动栅极的侧壁上包括双重间隔物的非易失性存储器件，包括非易失性存储器件的电子器件及其制造方法，以通过在侧壁上形成双重空间来增加控制栅极线之间的距离 浮动门。 元件隔离膜（115）形成在半导体的内侧并限制多个有效区（ACT）。 多个浮动栅极（133f）位于有源区域上，并且控制栅极线（WL）与浮动栅极的上侧重叠。 控制栅极线跨越有源区，同时具有位于相邻浮动栅极之间的延伸部分（WL e）。 延伸部分与相邻浮动栅极的侧壁重叠，并且在与控制栅极线重叠的侧壁上布置有第一间隔物（141）。 第一间隔件在有源区域的侧壁和元件隔离膜之间延伸，并且第二间隔物（143）位于第一间隔物的外侧壁和控制栅极线的延伸部分之间。

公开(公告)号：KR1020020071214A

公开(公告)日：2002-09-12

申请号：KR1020010011208

申请日：2001-03-05

Applicant: 삼성전자주식회사

Inventor： 백현철

IPC: H01L21/28

Abstract: PURPOSE: A semiconductor device having a BLC(BorderLess Contact) is provided to prevent a leakage current at a recess portion of the BLC by forming a highly doped region in an active region of sidewalls of the BLC. CONSTITUTION: A semiconductor device having a BLC comprises a first conductive semiconductor substrate formed with an inactive region(201) having an isolation layer(203) and an active region(202) having a second conductive junction region, an interlayer dielectric(217) having the BLC(218) to expose the isolation layer(203) and the partial portion of the junction region formed on the entire surface of the resultant structure, a leakage current prevention part(215) formed on one sidewall of the isolation layer(203) in the active region(202) and a conductive plug(221) formed in the BLC(218).

Abstract translation: 目的：提供具有BLC（BorderLess Contact）的半导体器件，以通过在BLC的侧壁的有源区域中形成高掺杂区域来防止BLC的凹部处的漏电流。 具有BLC的半导体器件包括形成有具有隔离层（203）的无源区（201）和具有第二导电结区的有源区（202）的第一导电半导体衬底，具有第二导电结区的有源区（202） BLC（218）暴露隔离层（203）和形成在所得结构的整个表面上的接合区域的局部部分，形成在隔离层（203）的一个侧壁上的泄漏电流防止部分（215） 在有源区（202）和形成在BLC（218）中的导电插塞（221）之间。

公开(公告)号：KR1020000050569A

公开(公告)日：2000-08-05

申请号：KR1019990000538

申请日：1999-01-12

Applicant: 삼성전자주식회사

Inventor： 최준영 ,  여차동 ,  백현철 ,  장성남

IPC: H01L29/78 ,  H01L21/336

Abstract: PURPOSE: A method for manufacturing a metal oxide transistor of a lightly-doped-drain structure(LDD) is provided to secure an effective channel length, by forming a lightly doped source/drain region after forming a spacer. CONSTITUTION: A method for manufacturing a metal oxide transistor of a lightly-doped-drain structure(LDD) comprises the steps of: forming a first insulation layer pattern to expose a predetermined region of a semiconductor substrate of a first conductive type; forming a spacer on a sidewall of the first insulation layer; forming a gate insulation layer on the entire substrate having the first insulation layer pattern and spacer; forming a first portion of a gate pattern on the gate insulation layer formed the substrate and spacer, and a second portion of the gate pattern on the gate insulation formed on the first insulation layer pattern, the second portion of the gate pattern being connected to the first portion of the gate pattern; forming a second insulation layer pattern by eliminating the gate insulation layer and first insulation layer pattern outside of the region including the gate pattern; forming a highly doped source/drain region on the semiconductor substrate, using the gate pattern as an ion-implantation mask; eliminating the second insulation layer pattern; and forming a lightly doped source/drain region adjacent to the highly doped source/drain region, on the semiconductor substrate region corresponding to the second portion of the gate pattern.

Abstract translation: 目的：提供一种制造轻掺杂漏极结构（LDD）的金属氧化物晶体管的方法，通过在形成间隔物之后形成轻掺杂的源极/漏极区域来确保有效沟道长度。 构成：制造轻掺杂漏极结构（LDD）的金属氧化物晶体管的方法包括以下步骤：形成第一绝缘层图案以暴露第一导电类型的半导体衬底的预定区域; 在所述第一绝缘层的侧壁上形成间隔物; 在具有第一绝缘层图案和间隔物的整个基板上形成栅极绝缘层; 在所述栅极绝缘层上形成栅极图案的第一部分，形成所述基板和间隔物，以及形成在所述第一绝缘层图案上的所述栅极绝缘体上的所述栅极图案的第二部分，所述栅极图案的第二部分连接到 栅极图案的第一部分; 通过在包括栅极图案的区域之外消除栅极绝缘层和第一绝缘层图案来形成第二绝缘层图案; 在所述半导体衬底上形成高掺杂源/漏区，使用所述栅极图案作为离子注入掩模; 消除了第二绝缘层图案; 以及在对应于栅极图案的第二部分的半导体衬底区域上形成与高掺杂源极/漏极区域相邻的轻掺杂源极/漏极区域。

公开(公告)号：KR1019990017322A

公开(公告)日：1999-03-15

申请号：KR1019970040223

申请日：1997-08-22

Applicant: 삼성전자주식회사

Inventor： 김경희 ,  백현철 ,  이재훈 ,  조원석

IPC: H01L21/027

Abstract: 본 발명은 패턴 형성 시 발생하는 디닝 효과와 스켈링 효과에 의한 패턴 신뢰성 저하 문제를 효과적으로 제거할 수 있는 반도체 소자 제조를 위한 마스크 패턴에 관한 것이다. 본 발명에 의한 마스크 패턴은 라인이나 바와 같이 연속적으로 곧게 뻗은 길이부에 적어도 한번 이상의 굴곡을 준 패턴을 포함한다.

公开(公告)号：KR1019990011459A

公开(公告)日：1999-02-18

申请号：KR1019970034563

申请日：1997-07-23

Applicant: 삼성전자주식회사

Inventor： 김경희 ,  백현철 ,  이재훈 ,  조원석

IPC: H01L21/336

Abstract: 본 발명은 반도체장치의 트랜지스터 형성방법에 관해 개시한다. 본 발명은 반도체기판에 서로 다른 기능을 갖는 반도체소자 예컨대, RAM 트랜지스터와 ROM트랜지스터를 함께 형성하여 반도체장치의 소형화를 도모한다. 이 과정에서 웰 형성과 관련된 이온주입은 RAM 및 ROM 트랜지스터의 게이트 전극이 형성되기 전에 모두 실시된다. 이에 따라 RAM영역에서는 서로 다른 형태의 트랜지스터간에 간섭을 방지하여 각 소자의 특성을 최적으로 유지할 수 있고 ROM영역에서는 채널영역의 도즈 및 에너지 최적화 문제와 프로그램 이온주입에 의한 게이트 산화 막의 손상 등을 방지하여 트랜지스터의 품질이 저하되는 것을 방지할 수 있음은 물론 다른 트랜지스터에 비해 높은 채널 턴온 전압을 갖는 ROM트랜지스터 곧, 오프 트랜지스터를 형성할 수 있다

公开(公告)号：KR1019980012553A

公开(公告)日：1998-04-30

申请号：KR1019960029393

申请日：1996-07-19

Applicant: 삼성전자주식회사

Inventor： 조원석 ,  김호진 ,  장성남 ,  백현철

IPC: H01L27/11

公开(公告)号：KR1019980006282A

公开(公告)日：1998-03-30

申请号：KR1019960025264

申请日：1996-06-28

Applicant: 삼성전자주식회사

Inventor： 백현철 ,  조원석

IPC: H01L27/10

公开(公告)号：KR1019970018613A

公开(公告)日：1997-04-30

申请号：KR1019950032904

申请日：1995-09-29

Applicant: 삼성전자주식회사

Inventor： 백현철 ,  김호진

IPC: H01L27/11

Abstract: 부하소자의 안정성을 개선한 SRAM(Static Random Access Memory)셀의 제조방법이 개시되어 있다. 본 발명은 한쌍의 전송 트랜지스터와, 한쌍의 구동 트랜지스터 및 폴리실리콘으로 이루어진 한쌍의 폴리 로드(Load)로 구성된 스태틱 랜덤 억세스 메모리(SRAM) 셀을 제조하는방법에 있어서, 상기 폴리 로드가 인가 전압에 대해 안정적이고 균일한 저항값을 유지할 수 있도록, 상기 폴리실리콘에 불순물을 이온 주입하여 이온주입 여부에 따라서 전원 연결부(Vcc)와 콘택트, 및 저항부를 한정할 때, 이온주입 영역을 축소하여 저항부의 길이를 확대 한정하는 것을 특징으로 한다.

公开(公告)号：KR1020150002947A

公开(公告)日：2015-01-08

申请号：KR1020130074592

申请日：2013-06-27

Applicant: 삼성전자주식회사

Inventor： 김태경 ,  설광수 ,  백현철 ,  임진수 ,  조성순

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11578 ,  H01L27/0688 ,  H01L27/11519 ,  H01L27/11556 ,  H01L27/11582 ,  H01L27/11597 ,  H01L27/2409 ,  H01L27/2454 ,  H01L27/249 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/7889 ,  H01L29/7926 ,  H01L45/04 ,  H01L45/06 ,  H01L45/10 ,  H01L45/1226 ,  H01L45/144 ,  H01L45/146 ,  H01L45/147 ,  H01L45/148 ,  H01L21/823431 ,  H01L21/823487

Abstract: 반도체 장치가 개시된다. 반도체 장치는 기판 상에서 제1 방향으로 연장된 수평 전극을 포함하고 상기 제1 방향에 교차하는 제2 방향으로 서로 마주보는 게이트 구조체들, 상기 게이트 구조체들 사이에 채워진 분리 절연막, 및 상기 수평 전극을 관통하여 상기 기판과 연결되는 복수개의 셀 기둥들을 포함한다. 상기 수평 전극의 두께는 상기 분리 절연막의 일측에 가장 가깝고 바로 인접한 셀 기둥들의 간격보다 크다.

Abstract translation: 公开了一种提高可靠性的半导体器件。 所述半导体器件包括栅极结构，所述栅极结构包括水平电极，所述水平电极在第一方向上在所述衬底上延伸并且沿着所述第一方向在第二方向上彼此面对;隔离绝缘层，填充在所述栅极结构之间;以及多个电池 支柱经由水平电极连接到基板。 水平电极的厚度大于最靠近分离绝缘层一侧的相邻电池柱之间的间隔。

公开(公告)号：KR1020130100462A

公开(公告)日：2013-09-11

申请号：KR1020120021675

申请日：2012-03-02

Applicant: 삼성전자주식회사

Inventor： 김지용 ,  백현철 ,  이정환 ,  이현민

IPC: H01L21/28 ,  H01L21/768

CPC classification number: H01L21/7682 ,  H01L21/76877 ,  H01L23/481 ,  H01L23/522 ,  H01L23/5222 ,  H01L27/11524 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to improve the performance of the semiconductor device by minimizing parasitic capacitance between wires through air gaps between the wires. CONSTITUTION: Wires (150) are regularly extended on a substrate (100) in a first direction. Barrier dielectric patterns (160) are arranged on each upper side of the wires. Spacers (170) are arranged on the wires. A top interlayer dielectric layer (190) is arranged on the spacers. Air gaps (180) are arranged between the adjacent wires.

Abstract translation: 目的：提供一种半导体器件及其制造方法，以通过使电线之间的寄生电容通过电线之间的空气间隙最小化来改善半导体器件的性能。 构成：电线（150）在基板（100）上沿第一方向规则地延伸。 阻挡电介质图案（160）布置在电线的每个上侧。 隔板（170）布置在电线上。 在间隔物上布置顶层间介质层（190）。 气隙（180）布置在相邻导线之间。