公开(公告)号：KR100697286B1

公开(公告)日：2007-03-20

申请号：KR1020050046361

申请日：2005-05-31

Applicant: 삼성전자주식회사

Inventor： 강대웅 ,  장성남 ,  이광재

IPC: H01L27/115

CPC classification number: H01L29/7881 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11524 ,  H01L29/42324

Abstract: 비휘발성 메모리 장치 및 그 형성 방법을 제공한다. 이 장치는 금속막을 구비하는 제어게이트막을 세정액과 산소로부터 보호하는 베리어 스페이서막을 구비하는 것을 특징으로 한다. 이 베리어 스페이서 막이 있기 때문에, 세정력이 강한 세정액을 사용하여 세정공정을 진행하여 부산물을 효과적으로 제거할 수 있고, 게이트 층간절연 패턴과 부유 게이트 및 게이트 절연막을 치유하는 산화 공정을 진행할 수 있다. 이로써 향상된 속도와 신뢰성을 갖는 비휘발성 메모리 장치를 구현할 수 있다.
비휘발성 메모리 장치

Abstract translation: 提供了一种非易失性存储器件及其形成方法。 该装置的特征在于其包括用于保护具有金属膜的控制栅极膜免受清洁液和氧气的阻挡隔离膜。 由于阻挡膜是间隔，可以使用强清洁液的清洁能力有效地除去副产物，进行到清洗步骤，可以与栅极绝缘膜的愈合的栅极绝缘图案的氧化过程和浮置栅极和继续。 结果，可以实现具有改进的速度和可靠性的非易失性存储器件。

公开(公告)号：KR1020060124433A

公开(公告)日：2006-12-05

申请号：KR1020050046361

申请日：2005-05-31

Applicant: 삼성전자주식회사

Inventor： 강대웅 ,  장성남 ,  이광재

IPC: H01L27/115

CPC classification number: H01L29/7881 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11524 ,  H01L29/42324 ,  H01L29/66825

Abstract: A non-volatile memory device is provided to perform a cleaning process using a cleaning solution with strong detergence by including a barrier spacer layer which protects a control gate layer including a metal layer from a cleaning solution and oxygen. An isolation layer is formed in a substrate to define an active region. A string select line(SSL) and a ground select line(GSL) cross the upper part of the active region. A plurality of parallel wordlines(WL) cross the upper part of the active region. A first gate insulation layer, a first floating gate(5a) with first and second sidewalls, a first intergate dielectric pattern(13a) which partially covers the first floating gate and is extended to contact the first sidewall, a first control gate(20a) in contact with the first floating gate and the first intergate dielectric pattern and a first mask pattern are stacked on the substrate. Both sidewalls of the first mask pattern and the first control gate and the second sidewall of the first floating gate are covered with a first barrier spacer. The first sidewall of the first floating gate is covered with a first thermal oxide layer. A second gate insulation layer, a second floating gate(5b), a second intergate dielectric pattern(13b), a second control gate(20b) and a second mask pattern(21b) are stacked on the substrate. Both sidewalls of the second mask pattern and the second control gate are covered with a second barrier spacer. Both sidewalls of the second floating gate are covered with a second thermal oxide layer.

Abstract translation: 提供了一种非挥发性记忆装置，通过包括保护包括金属层的控制栅极层与清洁溶液和氧气的隔离间隔层，来执行使用具有强清洁力的清洁溶液的清洁过程。 在衬底中形成隔离层以限定有源区。 字符串选择行（SSL）和接地选择线（GSL）跨越活动区域的上部。 多个平行字线（WL）跨过有源区域的上部。 第一栅极绝缘层，具有第一和第二侧壁的第一浮动栅极（5a），部分地覆盖第一浮动栅极并被延伸以接触第一侧壁的第一栅极间介质图案（13a），第一控制栅极（20a） 与第一浮动栅极和第一隔间栅极电介质图案接触，并且第一掩模图案堆叠在基板上。 第一掩模图案的两个侧壁和第一控制栅极和第一浮动栅极的第二侧壁都被第一阻挡间隔物覆盖。 第一浮动栅极的第一侧壁被第一热氧化物层覆盖。 第二栅极绝缘层，第二浮栅（5b），第二栅间电介质图案（13b），第二控制栅极（20b）和第二掩模图案（21b）堆叠在基板上。 第二掩模图案的两个侧壁和第二控制栅极被第二阻挡间隔物覆盖。 第二浮栅的两个侧壁被第二热氧化层覆盖。

公开(公告)号：KR1020060097902A

公开(公告)日：2006-09-18

申请号：KR1020050018796

申请日：2005-03-07

Applicant: 삼성전자주식회사

Inventor： 강대웅 ,  장성남

IPC: H01L27/115

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L21/311 ,  H01L27/11526

Abstract: 비휘발성 메모리 소자 및 그 형성 방법을 제공한다. 이 소자는 부유 게이트의 상부면이 이중으로 굴곡진 것을 특징으로 한다. 이로써 부유 게이트가 제어게이트와 중첩되는 면적이 매우 넓어져 커플링비가 증대된다. 따라서 부유 게이트의 높이를 낮출지라도, 상기 굴곡에 의해 면적이 넓어지므로, 증가된 커플링비에 의해 프로그램 효율이 증가된다. 또한 상기 부유 게이트의 일 측벽이 상기 소자분리막의 일 측벽과 정렬되므로 오정렬이 발생하지 않아 기판의 손상이 없으며 이로써 반도체 소자의 신뢰도를 향상시킬 수 있다.
비휘발성 메모리 소자.

Abstract translation: 提供了一种非易失性存储器件及其形成方法。 该装置的特征在于浮栅的上表面是双曲面的。 结果，浮置栅极与控制栅极重叠的区域变得非常宽，并且耦合比率增加。 因此，即使浮置栅极的高度降低，该区域也因弯曲而变宽，从而通过增加的耦合比率来提高编程效率。 另外，由于浮置栅极的一个侧壁与隔离膜的一个侧壁对准，所以不会发生未对准，并且衬底不会被损坏，从而提高了半导体器件的可靠性。

公开(公告)号：KR1020060064323A

公开(公告)日：2006-06-13

申请号：KR1020040103135

申请日：2004-12-08

Applicant: 삼성전자주식회사

Inventor： 강대웅 ,  장성남

IPC: H01L27/115

CPC classification number: H01L21/76897 ,  H01L21/76264

Abstract: 자기 정렬적으로 형성되는 공통 소오스 라인을 구비하는 비휘발성 메모리 소자 및 그 형성 방법을 개시한다. 상기 방법에 따르면, 반도체 기판 상에 서로 평행한 스트링 선택 라인 및 접지 선택 라인, 및 상기 스트링 선택 라인 및 상기 접지 선택 라인 사이에 배치되는 복수개의 평행한 워드 라인들을 형성한다. 상기 라인들을 구비하는 상기 반도체 기판의 전면 상에 스페이서막을 형성하여, 상기 워드라인들 사이, 상기 워드라인과 상기 스트링 선택 라인 사이, 상기 워드 라인과 상기 접지선택 라인 사이, 및 상기 스트링 선택 라인과 이웃하는 스트링 선택 라인를 채우되, 상기 접지 선택 라인과 이웃하는 접지 선택 라인 사이는 채우지않는다. 상기 스페이서막에 대해 에치백 공정을 진행하여 상기 접지 선택 라인과 이웃하는 접지 선택 라인 사이의 반도체 기판을 일부 노출시킨다. 상기 반도체 기판의 전면 상에 도전막을 적층하고 평탄화하여 상기 접지 선택 라인과 상기 이웃하는 접지 선택 라인 사이에 상기 도전막으로 형성되는 공통 소오스 라인을 형성한다.
공통 소스 라인

公开(公告)号：KR1020050065869A

公开(公告)日：2005-06-30

申请号：KR1020030096767

申请日：2003-12-24

Applicant: 삼성전자주식회사

Inventor： 설종선 ,  장성남 ,  강대웅 ,  박봉태

IPC: H01L21/82

CPC classification number: H01L27/11521 ,  H01L23/5258 ,  H01L27/115 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 필드 영역들 상부에 위치하는 퓨즈를 갖는 비휘발성 메모리소자 및 그것을 제조하는 방법이 개시된다. 상기 비휘발성 메모리소자는 퓨즈창 영역(fuse window region)을 갖는 반도체기판을 포함한다. 적어도 하나의 퓨즈가 상기 퓨즈창 영역 상부를 가로지른다. 한편, 필드 영역들(field regions)이 상기 퓨즈창 영역의 외부에 한정되어 위치한다. 상기 필드 영역들은 상기 적어도 하나의 퓨즈의 단부들의 하부에 위치한다. 이에 더하여, 소자분리막이 상기 필드 영역들을 격리시킨다. 상기 퓨즈와 상기 필드 영역들 사이에 퓨즈절연막이 개재된다. 이에 따라, 상기 퓨즈에 인접하는 활성영역들의 연마 손상을 방지하면서, 상기 필드 영역들의 피팅을 방지할 수 있다.

公开(公告)号：KR1020050030008A

公开(公告)日：2005-03-29

申请号：KR1020030066313

申请日：2003-09-24

Applicant: 삼성전자주식회사

Inventor： 강대웅 ,  장성남

IPC: H01L27/115

Abstract: A method of forming a flash memory device is provided to improve an alignment margin by forming a floating electrode on a cell array region by a self-aligning method. A trench defining an active region is formed on a field region of a semiconductor substrate(10) having a top side of a first height. An oxide layer(20a) is formed thereon. The oxide layer includes an isolation part(20b) for filling the trench and an isolation part(20c) having a top side of a second height. An isolation layer for defining a floating electrode region is formed by reducing a width of the isolation part in comparison with a width of the trench. A floating electrode(40a) self-aligned by the isolation layer is formed on the active region of the semiconductor substrate.

Abstract translation: 提供一种形成闪速存储器件的方法，用于通过自对准方法在单元阵列区域上形成浮置电极来改善对准余量。 限定有源区的沟槽形成在具有第一高度的顶侧的半导体衬底（10）的场区域上。 在其上形成氧化物层（20a）。 氧化物层包括用于填充沟槽的隔离部分（20b）和具有第二高度的顶侧的隔离部分（20c）。 通过与沟槽的宽度相比，通过减小隔离部分的宽度来形成用于限定浮动电极区域的隔离层。 在半导体衬底的有源区上形成由隔离层自对准的浮置电极（40a）。

公开(公告)号：KR1020050024593A

公开(公告)日：2005-03-10

申请号：KR1020030061586

申请日：2003-09-03

Applicant: 삼성전자주식회사

Inventor： 박봉태 ,  장성남 ,  김동찬

IPC: H01L21/28

Abstract: PURPOSE: A method of forming interconnection lines in a semiconductor device is provided to prevent an increase of a contact resistance between the interconnection lines and a contact plug due to residues of an etch stop layer by eliminating a process for forming the etch stop layer within an interlayer dielectric. CONSTITUTION: An interlayer dielectric and a hard mask layer are formed on a semiconductor substrate. An interconnection line groove and a hard mask layer pattern are formed by patterning partially the hard mask layer and the interlayer dielectric. A depth of the interconnection line groove is smaller than a thickness of the interlayer dielectric. A photoresist pattern is formed on the semiconductor substrate to form a line-shaped opening. An interconnection line contact hole(316) is formed by etching the interlayer dielectric. A conductive layer pattern is formed to fill the interconnection line contact hole and the interconnection line groove.

Abstract translation: 目的：提供一种在半导体器件中形成互连线的方法，以防止由于蚀刻停止层的残留而导致的互连线和接触插塞之间的接触电阻增加，通过消除在其内形成蚀刻停止层的工艺 层间电介质。 构成：在半导体衬底上形成层间电介质和硬掩模层。 通过对硬掩模层和层间电介质部分地进行构图来形成互连线槽和硬掩模层图案。 互连线槽的深度小于层间电介质的厚度。 在半导体衬底上形成光致抗蚀剂图案以形成线状开口。 通过蚀刻层间电介质形成互连线接触孔（316）。 形成导电层图案以填充互连线接触孔和互连线槽。

公开(公告)号：KR1020040079121A

公开(公告)日：2004-09-14

申请号：KR1020030014050

申请日：2003-03-06

Applicant: 삼성전자주식회사

Inventor： 신광식 ,  장성남 ,  이원홍

IPC: H01L27/115

Abstract: PURPOSE: A flash memory device is provided to prevent floating gates of adjacent memory cells from being electrically connected by forming an inter-gate dielectric after a floating gate is formed and by forming a word line on the inter-gate dielectric. CONSTITUTION: An isolation layer(54) defines an active region(40), disposed on a semiconductor substrate. A lower pattern of a floating gate is formed on the active region. An interlayer dielectric is formed on the semiconductor substrate with the floating gate lower pattern, including a hole(76) with a sidewall on the floating gate. An upper pattern(82) of the floating gate is of a pillar type with a sidewall separated from the sidewall of the hole, formed on the lower pattern(56W). A gate region is formed between the sidewall of the upper pattern and the inner wall of the hole. The inter-gate dielectric(74) is conformally formed on the gap region and the upper pattern. The gap region is filled with a control gate electrode(86) formed on the gate interlayer dielectric.

Abstract translation: 目的：提供闪速存储器件以通过在形成浮置栅极之后形成栅极间电介质并且在栅极间电介质上形成字线来防止相邻存储单元的浮动栅极电连接。 构成：隔离层（54）限定设置在半导体衬底上的有源区（40）。 浮动栅极的下部图案形成在有源区域上。 在半导体衬底上形成层间电介质，具有浮动栅极下部图形，包括在浮动栅极上具有侧壁的孔（76）。 浮动栅极的上部图案（82）是柱状，其形成在下部图案（56W）上，侧壁与孔的侧壁分离。 在上图案的侧壁和孔的内壁之间形成栅极区域。 栅极间电介质（74）共形地形成在间隙区域和上部图案上。 间隙区域填充有形成在栅极层间电介质上的控制栅电极（86）。

公开(公告)号：KR1020030060313A

公开(公告)日：2003-07-16

申请号：KR1020020000965

申请日：2002-01-08

Applicant: 삼성전자주식회사

Inventor： 이헌국 ,  장성남 ,  허성회

IPC: H01L27/115 ,  H01L21/8247 ,  H01L29/788

CPC classification number: H01L27/11524 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/42324

Abstract: PURPOSE: A NAND type flash memory device is provided to improve the uniformity of a coupling ratio of all memory cells by increasing the width of a word line pattern neighboring to a ground selection line and a string selection line, and to reduce time for program. CONSTITUTION: A NAND type flash memory device includes a plurality of active regions(13), a ground selection line pattern(G), a string selection line pattern(S), and a plurality of word line patterns(W1-Wn). The active regions are arrayed on a semiconductor substrate. The ground selection line pattern and the string selection line pattern are arrayed in parallel on an upper portion of the active regions. The word line patterns are arrayed on the active regions between the ground selection line pattern and the string selection line pattern. The word line patterns includes the word line patterns of the first group, the word line patterns of the second group, and the word line patterns of the third group. The word line patterns of the second group is wider than the word line patterns of the third group.

Abstract translation: 目的：提供NAND型闪速存储器件，通过增加与地选择线和串选择线相邻的字线图案的宽度来提高所有存储器单元的耦合比的均匀性，并减少编程的时间。 构造：NAND型闪速存储器件包括多个有效区域（13），地选择线图案（G），串选择线图案（S）和多个字线图案（W1-Wn）。 有源区域排列在半导体衬底上。 地面选择线图案和弦选择线图案在活动区域​​的上部平行排列。 字线图案被排列在地选择线图案和字符串选择线图案之间的有源区域上。 字线图形包括第一组的字线图案，第二组的字线图案和第三组的字线图案。 第二组的字线图案比第三组的字线图案宽。

公开(公告)号：KR1020020061900A

公开(公告)日：2002-07-25

申请号：KR1020010002984

申请日：2001-01-18

Applicant: 삼성전자주식회사

Inventor： 신광식 ,  장성남 ,  김재우

IPC: H01L27/115 ,  H01L21/8247 ,  H01L29/788

CPC classification number: H01L27/115 ,  H01L27/11521

Abstract: PURPOSE: A method for fabricating a floating electrode of a flash memory is provided to reduce a decrease of a filed in an O/N/O etch process by tilting a part of the floating electrode even if the height of the floating electrode is high, and to prevent a bridge between the floating electrodes by making a part of the floating electrode erect. CONSTITUTION: An ion implantation process is performed regarding a substrate(1). After an isolation layer(3) and a tunnel oxide layer are formed, the first polysilicon(5) is deposited. A chemical mechanical polishing(CMP) controlling nitride layer is formed. An active region and an inactive region are divided to trench-etch the inactive region. The trench region is filled with an oxide material. After a CMP process is performed, the CMP controlling nitride layer is removed. The second polysilicon is deposited. A nitride layer as a hard mask is deposited and a photoresist layer is deposited. A floating electrode pattern(7) is formed by a photolithography process. An etch process is performed to vertically etch the hard mask. A part of the lower portion of the polysilicon of the floating electrode is left while a part of the upper portion of the polysilicon is slantingly dry-etched. The hard mask is eliminated by a phosphoric acid process. An O/N/O layer is formed. Polysilicon and tungsten silicide are deposited to form a control electrode by a photolithography process. An interlayer dielectric is formed and a metal deposition process is performed.

Abstract translation: 目的：提供一种用于制造闪速存储器的浮动电极的方法，以便即使浮置电极的高度高，也可以通过倾斜浮动电极的一部分来减少O / N / O蚀刻工艺中的磁场的减少， 并且通过使浮动电极的一部分直立而防止浮置电极之间的桥接。 构成：对衬底（1）进行离子注入工艺。 在形成隔离层（3）和隧道氧化物层之后，沉积第一多晶硅（5）。 形成控制氮化物层的化学机械抛光（CMP）。 有源区域和非活性区域被划分为沟槽蚀刻非活性区域。 沟槽区域填充有氧化物材料。 在执行CMP处理之后，去除CMP控制氮化物层。 沉积第二个多晶硅。 沉积作为硬掩模的氮化物层并沉积光致抗蚀剂层。 通过光刻工艺形成浮动电极图案（7）。 执行蚀刻处理以垂直蚀刻硬掩模。 留下浮动电极的多晶硅的下部的一部分，同时多晶硅的上部的一部分被倾斜地干蚀刻。 通过磷酸工艺消除硬掩模。 形成O / N / O层。 通过光刻工艺沉积多晶硅和硅化钨以形成控制电极。 形成层间电介质，进行金属蒸镀工序。