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公开(公告)号：KR1019980084832A
公开(公告)日：1998-12-05
申请号：KR1019970020731
申请日：1997-05-26
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: 트렌치 소자 분리(trench isolation)를 이용한 반도체 장치를 개시한다. 본 발명은 반도체 기판 내에 설정된 제1불순물 영역과 제1불순물 영역 내에 설정된 제2불순물 영역을 포함한다. 이때, 제2불순물 영역에 인접하며 상기 제2불순물 영역의 깊이에 비해 0.4㎛ 이상, 예컨대 0.5㎛ 내지 0.8㎛ 더 깊은 깊이로 형성된 트렌치와 이 트렌치를 채우는 절연층을 포함한다. 또는, 제1불순물 영역의 깊이 보다 0.1㎛ 내지 0.4㎛ 정도로 더 깊게 트렌치를 형성한다.
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公开(公告)号：KR1019970067906A
公开(公告)日：1997-10-13
申请号：KR1019960008542
申请日：1996-03-27
Applicant: 삼성전자주식회사
Inventor： 정규철
IPC: H01L27/12
Abstract: 자기정렬에 의한 방법으로 박막 트랜지스터의 오프 셋 영역을 형성함으로써 신뢰성이 향상된 박막 트랜지스터 및 그 제조 방법이 개시되었다. 본 발명은 박막 트랜지스터에 있어서, 반도체 기판 상에 단차를 갖도록 형성된 층간 절연막; 상기 단차 부위의 수직면을 덮는 게이트 도전층; 상기 단차 부위의 수평면 및 상기 게이트 도전층 상에 순차적으로 적층되고 상기 층간 절연막의 단차에 대응하는 단차를 갖는 게이트 절연막 및 채널 도전층, 및 상기 채널 도전층의 단차 부위의 수직면에 형성된 스페이서를 구비하는 것을 특징으로 하는 박막 트랜지스터를 제공한다. 본 발명에 의하면, 소오스/ 드레인 영역 및 오프셋 영역을 상기 스페이서에 의해서 자기정렬 되도록 형성함으로써 상기 오프 셋 영역(A)의 길이를 일정하게 유지하여 박막 트랜지스터의 신뢰성을 향상시킬 수 있고, SRAM장치의 메모리 셀을 구성하는 2개의 박막 트랜지스터의 특성이 서로 미스 매치(mis-match)되는 것을 방지하여 SRAM장치의 전기적 특성이 저하되는 것을 방지할 수 있다.
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公开(公告)号：KR100464383B1
公开(公告)日：2005-02-28
申请号：KR1019970020731
申请日：1997-05-26
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: PURPOSE: A semiconductor device using a trench isolation is provided to control generation of a leakage current by forming a trench deeper than the second impurity region by a 0.4 micrometer or more. CONSTITUTION: The first impurity region(400) is formed as the first well region in a semiconductor substrate(100). The second impurity region(300) is formed as a source/drain region of a transistor in the first impurity region, having a depth shallower than that of the first impurity region. A trench(250) is adjacent to the second impurity region, deeper than the second impurity region by 0.4-1.0 micrometer and deeper than the first impurity region by 0.1-0.4 micrometer. The trench is filled with an insulation layer(200) for a device isolation.
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公开(公告)号：KR1020010027381A
公开(公告)日：2001-04-06
申请号：KR1019990039085
申请日：1999-09-13
Applicant: 삼성전자주식회사
IPC: H01L21/3205
Abstract: PURPOSE: A method for manufacturing a conductive layer of a semiconductor device using a damascene process is provided to prevent a bridge phenomenon between adjacent conductive layers even though a scratch is generated during a chemical mechanical polishing(CMP) process, by forming an insulating layer on a sidewall of a conductive layer. CONSTITUTION: The first interlayer dielectric(130) is formed on a semiconductor substrate(100). The first interlayer dielectric is planarized to perform a chemical mechanical polishing(CMP) process. A hole is formed in the first interlayer dielectric by a photolithography process. The first insulating layer(160) is formed on a sidewall of the hole. The first conductive layer(170) is formed on the first interlayer dielectric and the first insulating layer in the hole. The first conductive layer is planarized to expose the surface of the first interlayer dielectric by a CMP process. The second interlayer dielectric(190) is formed on the first interlayer dielectric and the first conductive layer. A contact hole(200) penetrating the second and first interlayer dielectrics is formed by a photolithography process. The second insulating layer(210) is formed on a sidewall of the contact hole. The second conductive layer(220) is formed on the second insulating layer to completely fill the contact hole.
Abstract translation: 目的：提供一种使用镶嵌工艺制造半导体器件的导电层的方法，以防止在化学机械抛光（CMP）工艺期间产生划痕的相邻导电层之间的桥接现象，通过在绝缘层上形成绝缘层 导电层的侧壁。 构成：第一层间电介质（130）形成在半导体衬底（100）上。 将第一层间电介质平坦化以进行化学机械抛光（CMP）工艺。 通过光刻工艺在第一层间电介质中形成孔。 第一绝缘层（160）形成在孔的侧壁上。 第一导电层（170）形成在孔中的第一层间电介质和第一绝缘层上。 平面化第一导电层以通过CMP工艺暴露第一层间电介质的表面。 第二层间电介质（190）形成在第一层间电介质和第一导电层上。 通过光刻工艺形成穿透第二和第
一层间电介质的接触孔（200）。 第二绝缘层（210）形成在接触孔的侧壁上。 第二导电层（220）形成在第二绝缘层上，以完全填充接触孔。-
公开(公告)号：KR1019990080238A
公开(公告)日：1999-11-05
申请号：KR1019980013326
申请日：1998-04-14
Applicant: 삼성전자주식회사
IPC: H01L21/027
Abstract: 화학기계적 연마를 위한 레티클을 개시한다.이 레티클은 메인 칩 영역과 테그 패턴 영역과 블라인드 패턴 영역을 구비하는 레티클에 있어서, 상기 메인 칩 영역과 테그 패턴 영역 사이에 더미 패턴 영역을 더 구비하여 웨이퍼 상의 패턴 밀도가 균일하게 유지되도록 한다.
이 때, 상기 메인 칩 영역의 길이는 상기 테그 영역의 길이와 상기 더미 패턴 영역의 길이의 합의 정수배가 되도록 한다.-
Patent Agency Ranking
公开(公告)号：KR1019990051396A
公开(公告)日：1999-07-05
申请号：KR1019970070713
申请日：1997-12-19
Applicant: 삼성전자주식회사
IPC: H01L29/40
Abstract: 본 발명의 반도체 장치의 제조방법은 반도체 기판 상에 게이트 절연막 및 제1 도전막 패턴을 형성하는 단계와, 상기 제1 도전막 패턴이 형성된 반도체 기판의 전면에 제1 절연막을 형성하는 단계와, 상기 제1 절연막이 형성된 반도체 기판의 전면에 제2 절연막을 형성하는 단계와, 상기 제1 절연막 및 제2 절연막을 등방성 전면 식각하여 상기 게이트 절연막 및 제1 도전막 패턴의 양측벽에 제1 절연막 패턴 및 스페이서를 형성하는 단계와, 상기 제1 절연막 패턴를 더 식각하여 상기 제1 도전막 패턴과 스페이서 간에 빈 공간을 형성하는 단계와, 상기 제1 도전막 패턴의 상면과 상기 빈공간에 금속 실리사이드 패턴을 형성하는 단계를 포함한다. 이로써,본 발명의 반도체 장치는 제1 도전막 패턴의 상면뿐만 아니라 측면에도 금속 실리사이드 패턴이 형성되어 있기 때문에 전기 전도성을 향상시킬 수 있어 배선층이 낮은 저항을 갖게 된다.
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公开(公告)号：KR100184509B1
公开(公告)日：1999-04-15
申请号：KR1019960017528
申请日：1996-05-22
Applicant: 삼성전자주식회사
Inventor： 정규철
IPC: H01L21/335
Abstract: [청구범위에 기재된 발명이 속한 기술분야]
본 발명은 박막 트랜지스터에 관한 것이다.
[발명이 해결하려고 하는 기술적 과제]
본 발명은 하부 게이트 TFT의 채널 도전층을 채널 영역과 소오스 및 드레인 영역을 분리 형성하여 부정합을 제거하여 안정된 특성을 가지며 또한 오프셋 영역을 게이트 도전층과 수직으로 형성하여 SRAM 쎌의 고집적화를 가질 수 있는 TFT 및 그 제조 방법을 제공한다.
[발명의 해결방법의 요지]
본 발명은 게이트 도전층 상부에 채널을 가지는 박막 트랜지스터에 있어서, 상기 게이트 도전층 상부표면 양끝단의 소정거리의 안쪽부분과 상기 게이트 도전층을 제외한 기판 상부표면에, 상기 기판으로부터 상기 게이트 도전층 상부표면 높이에서 소정 높이까지 형성된 제1절연막과, 상기 게이트 도전층 상부표면과 상기 제1절연막 측벽을 따라 소정 두께를 가지며 오프셋 영역의 길이만큼 상기 제1절연막의 상부표면 높이와 동일한 높이로 형성된 제2절연막과, 상기 제2절연막의 상부표면 및 측벽을 따라 소정 두께로 형성된 제1도전층과, 상기 제1채널 도전층의 상부표면 및 측벽을 따라 상기 제1절연막의 상부표면 높이와 동일한 높이까지 채워져 형성된 제3절연막과, 상기 제3절연막을 사이에 두고 상기 제1절연막 양쪽 상부표면에서 상기 제3절연막 � �부표면의 소정 부분까지 소정 두께로 각각 분리 형성된 제2도전층을 가짐을 특징으로 한다.
[발명의 중요한 용도]
본 발명은 박막 트랜지스터에 적합하게 사용된다.-
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公开(公告)号：KR1019980014391A
公开(公告)日：1998-05-25
申请号：KR1019960033353
申请日：1996-08-10
Applicant: 삼성전자주식회사
IPC: H01L21/66
Abstract: 본 발명은 반도체 장치에 관한 것으로, 특히 집적회로의 특성검증용으로 사용되는 테스트 장치에 관한 것이며, 본 발명의 목적은 메인 칩상에 형성된 어떠한 트랜지스터라도 테스트 할 수 있는 테스트 장치를 제공함에 있다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 메인 칩상에 밀집해 있는 게이트를 가지는 트랜지스터들의 특성을 검증하기 위한 테스트 장치에 있어서: 활성 영역상에 형성된 드레인과 소오스를 가지고, 이 드레인과 소오스사이의 채널상에 게이트절연막을 개재하여 형성된 제1게이트를 가지는 트랜지스터그룹과; 상기 메인 칩상에 밀집해 있는 트랜지스터들의 게이트 상호간의 거리와 동일한 거리를 유지하며, 상기 트랜지스터그룹 연계하여 형성되는 더미 게이트라인을 가지는 것을 특징으로 한다.
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