公开(公告)号：KR1019990085773A

公开(公告)日：1999-12-15

申请号：KR1019980018390

申请日：1998-05-21

Applicant: 삼성전자주식회사

Inventor： 김홍균 ,  정순문 ,  조강식 ,  이용수

IPC: H01L21/76

Abstract: 본 발명은 필드 산화막의 가장자리가 리세스되는 현상을 방지하는 반도체장치의 트렌치 소자분리(trench isolation) 방법을 개시한다. 이는 반도체기판 상에 절연 물질을 증착한 후 패터닝하여 제 1 절연막 패턴을 형성하는 단계, 상기 제 1 절연막 패턴 측벽에 스페이서를 형성하는 단계, 상기 제 1 절연막 패턴과 스페이서를 마스크로하여 상기 반도체기판을 소정 깊이로 식각함으로써 트렌치를 형성하는 단계, 상기 트렌치가 형성된 반도체 기판 전면에 제 2 절연막을 증착하여 상기 트렌치를 매립하는 단계, 상기 제 1 절연막 패턴이 노출될 때까지 상기 제 2 절연막을 화학기계적연마(Chemical Mechanical Polishing)하는 단계, 및 상기 제 1 절연막 패턴을 제거하는 단계로 이루어진다.

公开(公告)号：KR1019980025565A

公开(公告)日：1998-07-15

申请号：KR1019960043732

申请日：1996-10-02

Applicant: 삼성전자주식회사

Inventor： 조강식 ,  이광제

IPC: H01L23/58

Abstract: 본 발명은 반도체 메모리 장치의 제조방법에 관한 것으로, 칩 구제회로를 가지는 반도체 메모리 장치의 제조 방법에 있어서, 필드산화막을 형성하는 과정과, 상기 필드산화막상에 퓨우즈 패턴을 형성하는 과정과, 전면에 걸쳐 제1절연막을 소정 두께 형성하는 과정과, 상기 제1절연막 상부표면에 차단막으로 도전층을 형성하는 과정과, 상기 도전층 상부표면에 제2절연막을 형성하는 과정과, 상기 퓨우즈의 상부방향의 상기 제2절연막을 식각하여 퓨우즈 개방 영역을 형성하는 과정과, 전면을 통하여 증착을 통하여 보호막을 형성하는 과정과, 상기 보호막 상부표면 일부영역에 감광막을 형성하고 이를 마스크로 하여 상기 도전층까지 식각하는 과정을 요지로 한다. 따라서, 퓨우즈 상단에 일정한 두께의 절연막을 얻을 수 있으므로 퓨우즈 상단의 절연막 두께의 불균일에 따른 칩 구제 기능 저하를 막아서 궁극적으로 칩 수율을 향상시킬 수 있게 된다.

公开(公告)号：KR1019970054108A

公开(公告)日：1997-07-31

申请号：KR1019950065898

申请日：1995-12-29

Applicant: 삼성전자주식회사

Inventor： 조강식

IPC: H01L27/108

Abstract: 본 발명은 메모리 장치의 제조방법에 관한 것으로서, 특히 셀영역과 주변영역을 가지는 반도체 메모리 장치의 베조 방법에 있어서, 피형 반도체 기판 상에 산화막을 형성한 후에 셀영역과 주변영역의 엔형 웰 형성을 위한 포토 레지스터 패턴을 형성하고 형성된 제1포토 레지스터 패턴을 이온주입 마스크로 사용하여 엔형 불순물을 이온주입하는 단계 포토 레지스터 패턴을 제거한 후에 산화막 상에 질화막을 덮고 그 위에 액티브 영역을 한정하기 위한 제2포토 레지스터 패턴을 형성하고 이 패턴을 식각 마스크로 사용하여 질화막을 선택적으로 식각하는 단계 제2포토 레지스터 패턴을 제거한 후에 기판을 열처리하여 필드산화막을 형성함과 동시에 주입된 엔형 불순물을 활성화시켜서 엔형 웰영역을 형성하는 단계 및 남겨진 질화막을 완전히 제거한 음에 셀영역 및 주변영역의 피형 웰을 형성하기 위한 제3포토 레지스터 패턴을 형성하고 이 패턴을 이온주입 마스크로 사용하여 피형 불순물을 이온주입하고 주입된 불순물을 활성화시키는 단계를 구비하는 것을 특징으로 한다.
따라서, 본 발명에서는 피형 기판에 트리플 웰 형성을 간략화 할 수 있다.

公开(公告)号：KR1019970053893A

公开(公告)日：1997-07-31

申请号：KR1019950057095

申请日：1995-12-26

Applicant: 삼성전자주식회사

Inventor： 조강식

IPC: H01L27/08

Abstract: 본 발명은 씨모스(CMOS)의 트리플-웰(Triple Well) 제조 방법에 관한 것으로서, 본 발명에 의한 웰 제조 방법은 반도체 기판상에 산화막을 형성하는 단계와, 상기 산화막이 형성되어 있는 반도체 기판 전면에 제1도전형의 불순물을 제1깊이로 제1이온 주입하는 단계와, 상기 반도체 기판상에 활성 영역과 비활성 영역을 분리시키도록 필드 산화막을 형성하는 단계와, 포토 마스크를 이용하여 상기 반도체 기판상의 제1영역 및 제2영역에 제2도전형의 불순물을 상기 제1깊이보다 얕고 상기 필드 산화막 하부의 제2깊이와, 상기 제2깊이보다 얕고 상기 필드 산화막과 상기 제2깊이 사이의 제3깊이와, 상기 활성 영역의 계면에 제2이온 주입하는 단계를 구비한다. 본 발명에 의하염 p형 실리콘 기판을 사용하는 SRAM 제조시 트리플-웰 구조에서 셀 메모리 영역의 NMOS 트랜지스터를 서로 동일한 웰 구조로 형성함으로써 공정수를 줄일 수 있고, 따라서 공정을 단순화할 수 있다.

公开(公告)号：KR100385225B1

公开(公告)日：2003-05-27

申请号：KR1020010015147

申请日：2001-03-23

Applicant: 삼성전자주식회사

Inventor： 조강식 ,  박철성 ,  김규철

IPC: H01L21/66

CPC classification number: H01L23/5258 ,  H01L2224/13

Abstract: A semiconductor device and a fabrication method thereof are provided. The semiconductor device has a probing pad formed on a chip. The probing pad is connected to an output pad and an internal circuit though a fuse. After an electrical testing of the chip by the probing pad, the fuse is cut by a laser beam. Therefore, the probing pad is disconnected from the output pad and the internal circuit. The output pad is connected to an output lead of a package, which is encapsulating the chip. According to the device and the fabrication methods thereof, performance of the device can be enhanced by a low parasitic capacitance and a low parasitic resistance.

Abstract translation: 提供半导体器件及其制造方法。 该半导体器件具有在芯片上形成的探测焊盘。 探测焊盘通过熔丝连接到输出焊盘和内部电路。 在通过探测板对芯片进行电气测试之后，熔丝被激光束切割。 因此，探测焊盘与输出焊盘和内部电路断开。 输出焊盘连接到封装芯片的封装的输出引线。 根据该装置及其制造方法，可以通过低寄生电容和低寄生电阻来增强器件的性能。

公开(公告)号：KR1020030032465A

公开(公告)日：2003-04-26

申请号：KR1020010064259

申请日：2001-10-18

Applicant: 삼성전자주식회사

Inventor： 조강식 ,  김규철 ,  조후성 ,  황덕성

IPC: H01L21/60

CPC classification number: H01L2224/11

Abstract: PURPOSE: A flip chip pad is provided to improve a contact characteristic of a bump and a pad by forming the bump in a region not damaged in a process of testing an electrical characteristic, and to increase packaging reliability by forming the bump of an excellent structure. CONSTITUTION: The pad(104) is disposed in a predetermined region of a semiconductor substrate(100), including a bump region and a probe region. The front surface of the semiconductor substrate is covered with an insulation layer. The bump(114) penetrates the insulation layer to be connected to the bump region, protruding over the insulation layer.

Abstract translation: 目的：提供一种倒装芯片焊盘，用于通过在测试电气特性的过程中在未被损坏的区域中形成凸块来提高凸块和焊盘的接触特性，并通过形成具有优异结构的凸块来提高封装的可靠性 。 构成：衬垫（104）设置在包括凸起区域和探针区域的半导体衬底（100）的预定区域中。 半导体衬底的前表面被绝缘层覆盖。 突起（114）穿过绝缘层以连接到突起区域，突出在绝缘层上。

公开(公告)号：KR1020020074997A

公开(公告)日：2002-10-04

申请号：KR1020010015147

申请日：2001-03-23

Applicant: 삼성전자주식회사

Inventor： 조강식 ,  박철성 ,  김규철

IPC: H01L21/66

CPC classification number: H01L23/5258 ,  H01L2224/13

Abstract: PURPOSE: A flip-chip type semiconductor device and a method for manufacturing the same are provided to reduce the parasitic capacitance and the parasitic resistance by electrically disconnecting a probing pad from a bump pad. CONSTITUTION: The flip-chip type semiconductor device comprises a plurality of probing pads(17p) formed at edge portions of a chip region(10) of a semiconductor substrate, a plurality of bump pads(17b) formed irregularly on the chip region(10), and fuses(15f') formed between each probing pad and each bump pad. The end points of the fuses(15f') are electrically connected to the probing pad(17p) and the bump pad(17b). Also, the fuse(15f') is to be cut. The spaced distance between the fuse and the bump pad is shorter than that of the fuse and the probing pad.

Abstract translation: 目的：提供一种倒装芯片型半导体器件及其制造方法，用于通过将探测板与凸块焊接电断开来减小寄生电容和寄生电阻。 构成：倒装芯片型半导体器件包括形成在半导体衬底的芯片区域（10）的边缘部分处的多个探测焊盘（17p），在芯片区域（10）上不规则地形成的多个焊盘（17b） ）和在每个探测垫和每个凸块焊盘之间形成的熔丝（15f'）。 保险丝（15f'）的端点电连接到探测垫（17p）和凸块垫（17b）。 另外，要切断保险丝（15f'）。 保险丝和凸块之间的间隔距离比熔断器和探测板的距离短。

公开(公告)号：KR1019980014388A

公开(公告)日：1998-05-25

申请号：KR1019960033350

申请日：1996-08-10

Applicant: 삼성전자주식회사

Inventor： 이광재 ,  조강식

IPC: H01L29/78

Abstract: 본 발명은 반도체 메모리 장치의 부하용 박막 트랜지스터 제조방법에 관한 것으로, 반도체 기판상의 소정 절연막내에 버퍼층을 일정위치에 형성하고, 상기 버퍼층과 상기 소정 절연막 표면에 제 1절연막을 형성하고, 그 제 1절연막상에 선택적으로 게이트층을 형성하고, 상기 게이트층 전면과 노출된 제 1절연막 전면에 제 2절연막을 형성하는 제 1과정과, 포토 마스크를 이용하여 상기 버퍼층 일부상에 형성된 상기 제 2절연막, 제 1절연막을 차례로 식각하여 확장된 오프셋영역을 보장하기 위하여 프래임형 개구부를 형성하는 제 2과정과, 결과물전면에 도전층을 형성하여 프래임콘택을 형성하고, 그 도전층에 선택적으로 이온주입하여 채널, 소오스, 드레인, 오프셋영역을 형성하는 제 3과정으로 이루어진다. 이에 따라, 프래임 또는 내스티드 콘택 12a로 인하여 채널을 계단형으로 형성되며 충분한 오프셋영역을 보장하며 트랜지스터의 면적의 증가없이 대기시 소비전류를 최소화할 수 있는 효과가 있다.

公开(公告)号：KR100464383B1

公开(公告)日：2005-02-28

申请号：KR1019970020731

申请日：1997-05-26

Applicant: 삼성전자주식회사

Inventor： 조강식 ,  정순문 ,  정규철 ,  김용철

IPC: H01L21/76

Abstract: PURPOSE: A semiconductor device using a trench isolation is provided to control generation of a leakage current by forming a trench deeper than the second impurity region by a 0.4 micrometer or more. CONSTITUTION: The first impurity region(400) is formed as the first well region in a semiconductor substrate(100). The second impurity region(300) is formed as a source/drain region of a transistor in the first impurity region, having a depth shallower than that of the first impurity region. A trench(250) is adjacent to the second impurity region, deeper than the second impurity region by 0.4-1.0 micrometer and deeper than the first impurity region by 0.1-0.4 micrometer. The trench is filled with an insulation layer(200) for a device isolation.

公开(公告)号：KR1020030095633A

公开(公告)日：2003-12-24

申请号：KR1020020032922

申请日：2002-06-12

Applicant: 삼성전자주식회사

Inventor： 조강식 ,  조후성 ,  김규철

IPC: H01L27/092

Abstract: PURPOSE: A MOS(Metal Oxide Semiconductor) transistor having an asymmetric spacer and a manufacturing method therefor are provided to be capable of improving the degree of integration and reducing resistivity when operating the transistor. CONSTITUTION: A MOS transistor is provided with a substrate(102), a gate electrode(112) having a gate isolating layer(110), and a plurality of gate spacers(118,118a) formed at both sidewalls of the gate electrode. At this time, the lower width of the second spacer(118a) is relatively smaller than that of the first spacer(118). The MOS transistor further includes the first conductive type low doping impurity region(114b) formed at the lower portion of the first spacer, the first conductive type high doping impurity region(120b), the first electrode formed at the upper portion of the first conductive type high doping impurity region, the first conductive type low doping impurity region(114a) formed at the lower portion of the second spacer, the second conductive type well pickup region(122d), and the second electrode.

Abstract translation: 目的：提供具有不对称间隔物的MOS（金属氧化物半导体）晶体管及其制造方法，以便在晶体管工作时能够提高集成度和降低电阻率。 构成：MOS晶体管设置有基板（102），具有栅极隔离层（110）的栅电极（112）和形成在栅极电极的两个侧壁处的多个栅极间隔物（118,118a）。 此时，第二间隔物（118a）的下部宽度比第一间隔物（118）的宽度小。 MOS晶体管还包括形成在第一间隔物的下部的第一导电型低掺杂杂质区（114b），第一导电型高掺杂杂质区（120b），第一电极形成在第一导电 形成在第二间隔物的下部的第一导电型低掺杂杂质区（114a），第二导电型阱拾取区（122d）和第二电极。