公开(公告)号：KR1020080060855A

公开(公告)日：2008-07-02

申请号：KR1020060135449

申请日：2006-12-27

Applicant: 삼성전자주식회사

Inventor： 정규철

IPC: G06K19/07 ,  G06K19/00 ,  G06F1/00

CPC classification number: G06K19/0719 ,  G06K19/07732

Abstract: A unit for selecting a behavior standard and a memory having the same is provided to include a plurality of behavior standards in one MMC(Multimedia Memory Card) plus card and apply to a host for operating the selected behavior standard by selectively controlling a plurality of behavior standards. A plurality of behavior standards for operating information are set to a plurality of controllers(300). A selector selects one of the behavior standards. The controller is electrically connected to a memory(200) storing the information. The memory comprises paths(1,2) electrically connected to the behavior standards. The selector is equipped with a contact point unit(410) comprising first and second contact points(411,412) provided to each path, and an operation switch(420) electrically forming the path connected to the selected path by selecting one of the contact points. The behavior standards comprise first and second behavior standards. The controller is equipped with an MMC plus controller(310) operating the information in the first behavior standard and an SD(Secure Digital) card controller(320) operating the information in the second behavior standard.

Abstract translation: 提供了用于选择行为标准的单元和具有该行为标准的存储器，以在一个MMC（多媒体存储卡）加卡中包括多个行为标准，并通过选择性地控制多个行为来应用于主机操作所选行为标准 标准。 用于操作信息的多个行为标准被设置为多个控制器（300）。 选择器选择行为标准之一。 控制器电连接到存储信息的存储器（200）。 存储器包括电连接到行为标准的路径（1,2）。 所述选择器装备有包括设置在每个路径上的第一和第二接触点（411,412）的触点单元（410），以及通过选择一个所述接触点来电连接到所述选定路径的路径的操作开关（420）。 行为标准包括第一和第二行为标准。 控制器配备有操作第一行为标准中的信息的MMC plus控制器（310）和操作第二行为标准中的信息的SD（安全数字）卡控制器（320）。

公开(公告)号：KR100594219B1

公开(公告)日：2006-06-30

申请号：KR1020000034257

申请日：2000-06-21

Applicant: 삼성전자주식회사

Inventor： 정규철 ,  장성남 ,  황덕성 ,  박규찬

IPC: H01L21/82

Abstract: 퓨즈(fuse)를 포함하는 반도체 장치를 제조하는 방법을 개시한다. 본 발명의 일 관점은 적어도 특정 회로와, 이러한 특정 회로와 동일한 작용을 위한 여분(redundancy) 회로 및 단락되어 여분 회로가 특정 회로를 대체하도록 하는 퓨즈를 포함하는 반도체 장치의 제조 방법을 제공한다. 구체적으로, 반도체 기판 상에 하부 절연층을 개재하여 퓨즈를 형성하고, 하부 절연층 상에 퓨즈를 덮는 층간 절연층을 형성한다. 층간 절연층 상에 층간 절연층의 콘택홀(contact hole)을 메워 퓨즈의 양 단부 상에 각각 연결되는 두 금속층 패턴을 형성한다. 두 금속층 패턴들 간의 이격 거리에 대해서 반 이상의 두께로, 패시베이션(passivation)층을 형성한다. 금속층 패턴들 사이의 패시베이션층을 선택적으로 식각하여 퓨즈창을 형성한다.

公开(公告)号：KR1020000026342A

公开(公告)日：2000-05-15

申请号：KR1019980043849

申请日：1998-10-20

Applicant: 삼성전자주식회사

Inventor： 이용수 ,  정순문 ,  정규철 ,  김홍균

IPC: H01L21/28

Abstract: PURPOSE: A trench contact structure body is provided to carry out more efficient and integrated trench device isolation by using a semiconductor substrate as a region in which a Vcc node, a Vss node, or an interconnection node is formed. CONSTITUTION: A device isolation trench(200) is formed on a semiconductor substrate(100).The trench is filled with an insulation layer(300) and the insulation layer(300) has a contact hole(600) exposing the semiconductor substrate(100) forming a trench bottom. The contact hole(600) is filled with the conductive layer(300) and the conductive layer(300) is connected to the semiconductor substrate(100) forming the trench bottom. The conductive layer(300) uses any one selected from a group having a Vcc node, a Vss node, and an interconnection node.

Abstract translation: 目的：提供沟槽接触结构体，通过使用半导体衬底作为其中形成Vcc节点，Vss节点或互连节点的区域来执行更有效和集成的沟槽器件隔离。 构造：在半导体衬底（100）上形成器件隔离沟槽（200），沟槽填充有绝缘层（300），绝缘层（300）具有暴露半导体衬底（100）的接触孔（600） ）形成沟底。 接触孔（600）填充有导电层（300），并且导电层（300）连接到形成沟槽底部的半导体衬底（100）。 导电层（300）使用从具有Vcc节点，Vss节点和互连节点的组中选择的任一个。

公开(公告)号：KR1019990060317A

公开(公告)日：1999-07-26

申请号：KR1019970080539

申请日：1997-12-31

Applicant: 삼성전자주식회사

Inventor： 정규철 ,  신헌종

IPC: H01L21/28

Abstract: 반도체 장치 및 그 제조 방법이 개시되어 있다. 반도체 기판의 표면에 형성된 제1 도전형의 활성 영역과 제2 도전형의 활성 영역이 그 상부에 형성된 실리사이드층을 통해 연결되는 반도체 장치에 있어서, 상기 제1 도전형의 활성 영역과 제2 도전형의 활성 영역이 서로 맞닿지 않고 일정한 이격 거리를 두고 형성된다. 서로 반대형의 도전형으로 형성된 활성 영역들 또는 게이트들이 서로 맞닿지 않고 일정한 이격 거리를 갖도록 오프셋 영역을 형성함으로써, 도판트의 농도가 증가하는 영역을 제거하여 실리사이데이션을 제대로 이루어지게 할 수 있다.

公开(公告)号：KR1019970030919A

公开(公告)日：1997-06-26

申请号：KR1019950041692

申请日：1995-11-16

Applicant: 삼성전자주식회사

Inventor： 정규철 ,  송윤흡

IPC: H01L29/786 ,  H01L21/336

Abstract: 본 발명은 게이트 전극을 이중층으로 형성하여 게이트의 길이 및 채널 길이를 증가시켜 낮은 오프전류를 얻을 수 있으며, 이에 따라 소정의 특성을 향상시킬 수 있는 SRAM의 부하저항용 박막 트랜지스터에 관한 것이다.
본 발명의 박막 트랜지스터의 제조방법은 유리기판상에 서로 일정간격을 두고 제1도전층을 형성하는 공정과, 제1도전층의 상부 및 이들 사이의 유리기판상에 제1도전층을 연결하는 제2도전층을 형성하여, 제1 및 제2도전층으로 이루어진 게이트 전극을 형성하는 공정과, 게이트 전극을 포함하는 유리기판상에 게이트 절연막을 형성하는 공정과, 게이트 절연막상에 제3도전층을 형성하는 공정과, 게이트 전극 양측의 제3도전층으로 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 공정을 포함한다.

公开(公告)号：KR1019970018724A

公开(公告)日：1997-04-30

申请号：KR1019950031003

申请日：1995-09-21

Applicant: 삼성전자주식회사

Inventor： 송윤흡 ,  정규철

IPC: H01L29/786

Abstract: 본 발명은 안정적인 드레인 옵셋 길이 확보된 박막 트랜지스터를 제조하는 방법에 관한 것으로서, 동일 공정 단계에서 N+ 노드영역과 상기 박막 트랜지스터의 게이트 전극층을 형성하는 단계;, 상기 박막 트랜지스터의 게이트 절연막을 증착하는 단계;, 상기 박막 트랜지스터와 하부의 벌크 트랜지스터를 연결하는 콘택홀을 상기 노드영역에서 형성하고 절연막을 식각하는 단계;, 상기의 식각된 콘택홀 내부로 P+전도형 물질을 이온 주입 하는 단계;, 채널 전도층을 증착하고 형성하는 단계를 포함한다.
따라서, 상술한 바와 같이 본 발명에 따른 박막 트랜지스터의 제조방법은 노드 영역과 TFT의 게이트 전극층 간의 간격으로 고정되어 크리티컬 디멘션(critical dimension)관리로 안정적인 드레인 옵셋길이 확보가 가능한 효과를 갖는다.

公开(公告)号：KR100688475B1

公开(公告)日：2007-03-08

申请号：KR1020000011239

申请日：2000-03-07

Applicant: 삼성전자주식회사

Inventor： 정규철 ,  장성남 ,  황덕성

IPC: H01L27/02

Abstract: 본 발명의 텅스텐 퓨즈 링크를 갖는 반도체 소자는, 반도체 기판 위에 절연막을 개재하여 형성된 텅스텐 퓨즈와, 이 텅스텐 퓨즈 위에 형성된 흡습 방지막과, 이 흡습 방지막 위에 형성된 금속간 절연막과, 이 금속간 절연막 위에 형성되되, 금속간 절연막 및 흡습 방지막을 관통하는 컨택을 통해 텅스텐 퓨즈와 연결되는 금속막 패턴, 및 이 금속막 패턴 위에서, 금속간 절연막의 일부를 노출시킴으로써 형성되는 퓨즈 윈도우를 갖는 보호막을 구비하는 것을 특징으로 한다.

公开(公告)号：KR1020060018638A

公开(公告)日：2006-03-02

申请号：KR1020040067116

申请日：2004-08-25

Applicant: 삼성전자주식회사

Inventor： 정규철

IPC: H01R31/06

Abstract: 본 발명에 의하면, 대형의 메모리 카드가 사용되는 제품에 소형을 메모리 카드를 적용할 수 있도록 하는 메모리 카드 어댑터가 제공된다. 본 발명의 메모리 카드 어댑터는 메모리 카드가 삽입되도록 형성된 홀을 갖는 몸체를 가진다. 상기 홀에는 상기 메모리 카드의 신호를 받아들이도록 제 1 접속부가 형성되어 있으며 상기 홀에 삽입된 메모리 카드를 고정하도록 하는 지지부를 포함한다.

公开(公告)号：KR1020010110006A

公开(公告)日：2001-12-12

申请号：KR1020000030880

申请日：2000-06-05

Applicant: 삼성전자주식회사

Inventor： 최동일 ,  정규철

IPC: H01L21/8246

Abstract: 비휘발성 메모리소자의 제조방법이 제공된다. 이 방법은 반도체기판 상에 반도체기판의 소정영역을 노출시키는 트렌치 마스크 패턴을 형성하는 단계와, 노출된 반도체기판을 선택적으로 식각하여 활성영역을 한정하는 트렌치 영역을 형성하는 단계와, 트렌치 영역의 측벽 및 바닥에 열산화막을 형성하는 단계와, 열산화막이 형성된 결과물의 트렌치 영역 내에 활성영역의 표면보다 높은 상부면을 갖는 절연막 패턴을 형성하는 단계와, 트렌치 마스크 패턴을 제거하여 활성영역의 표면을 노출시키는 단계와, 노출된 활성영역 상에 터널산화막을 형성하는 단계와, 터널산화막이 형성된 결과물 전면에 제1 도전막을 형성하는 단계와, 절연막 패턴의 상부면이 노출될 때까지 제1 도전막을 전면식각하여 활성영역 상부에 제1 도전막 패턴을 형성하는 단계와, 제1 도전막 패턴을 포함하는 반도체기판 전면� �� 게이트 층간절연막 및 제2 도전막을 차례로 형성하는 단계를 포함한다.

公开(公告)号：KR1019990081302A

公开(公告)日：1999-11-15

申请号：KR1019980015151

申请日：1998-04-28

Applicant: 삼성전자주식회사

Inventor： 조강식 ,  정순문 ,  정규철 ,  김홍균

IPC: H01H85/00

Abstract: 안정된 퓨징(fusing)을 할 수 있는 반도체 소자의 퓨즈에 대하여 개시한다. 이를 위해 본 발명은, 복수개의 선모양의 퓨즈(fuse)와, 상기 퓨즈의 소정 영역에 레이저에 의해 단락이 가능한 단락부를 포함하여 구성되는 반도체 소자의 퓨즈에 있어서, 상기 단락부는 서로 인접하는 퓨즈에서 일렬 형태로 아닌 서로 엇갈리도록 구성한 것을 특징으로 하는 반도체 소자의 퓨즈를 제공한다. 따라서, 레이저를 사용하여 퓨징을 진행할 때 서로 엇갈리도록 구성된 단락부가 레이저 퓨징에 대한 단락 및 손상을 억제할 수 있다.