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公开(公告)号：KR1020160051154A
公开(公告)日：2016-05-11
申请号：KR1020140150625
申请日：2014-10-31
Applicant: 삼성전자주식회사
IPC: G06T15/00
CPC classification number: G09G5/39 , G06T1/60 , G09G3/20 , G09G2300/0452 , G09G2340/06 , G09G2370/042
Abstract: 일실시예에따른렌더링방법은렌더링된이미지를표시할장치의픽셀패턴정보를입력받는단계, 입력된픽셀패턴정보에상응하도록렌더링된이미지의픽셀패턴을생성하는단계및 생성된픽셀패턴을기초로렌더링된이미지의픽셀값을프레임버퍼에출력하는단계를포함한다.
Abstract translation: 本发明提供了一种渲染方法和渲染装置，其中通过根据显示器的像素图案相对于呈现的图像向帧缓冲器输出关于显示器所需的像素的信息，可以最小化对帧缓冲器的访问 通过图形处理单元（GPU）。 根据本发明的实施例的渲染方法包括以下步骤：接收关于用于显示渲染图像的设备的像素图案的信息; 生成渲染图像的像素图案以匹配像素图案上的输入信息; 并且基于所生成的像素图案向帧缓冲器输出渲染图像的像素值。
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公开(公告)号：KR1020140134190A
公开(公告)日：2014-11-21
申请号：KR1020130054031
申请日：2013-05-13
CPC classification number: G06F9/505 , G06F9/46 , G06F9/4881 , G06F2209/5022
Abstract: 멀티 코어 시스템의 각 코어에 할당되는 작업의 최대 건수를 동적으로 관리하여 공유되는 자원에 기인한 코어의 성능 감소를 최소화하는 멀티 코어 시스템 및 멀티 코어 시스템의 작업 스케줄링 방법이 개시된다.
일 측면에 따른 멀티 코어 시스템은, 액티브 사이클의 개수를 저장하는 액티브 사이클 계수부 및 스톨 사이클의 개수를 저장하는 스톨 사이클 계수부를 포함하는 적어도 하나의 코어; 상기 적어도 하나의 코어마다 적어도 하나의 작업을 할당하는 작업 스케줄러; 상기 코어와 상기 작업 스케줄러의 입출력 데이터를 저장하는 메모리; 및 상기 적어도 하나의 코어, 상기 작업 스케줄러 및 상기 메모리를 연결하는 네트워크를 포함한다.Abstract translation: 公开了一种多核系统，用于动态地管理分配给多核系统的每个核心的最大数量的任务，以最小化由于共享资源引起的核心的性能下降，以及多核系统的任务调度方法。 根据本发明的一个方面，所述多核系统包括：至少一个核心，包括存储多个活动周期的主动周期计数单元和用于存储多个失速循环的失速循环计数单元; 任务调度器为每个核心分配至少一个任务; 用于存储核心和任务调度器的输入/输出数据的存储器; 以及连接至少一个核心，任务调度器和存储器的网络。
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公开(公告)号：KR1020140126189A
公开(公告)日：2014-10-30
申请号：KR1020130044429
申请日：2013-04-22
Applicant: 삼성전자주식회사
CPC classification number: G06F9/30145
Abstract: 멀티 실행 모드 지원 장치 및 방법이 개시된다. 본 발명의 일 양상에 따른 멀티 실행 모드 지원 장치는, 오퍼랜드(operand) 및 오피코드(opcode)를 포함하는 복수의 명령어(instruction)를 수신하여 설정된 실행 모드에 따라 적어도 하나 이상의 명령어를 선택하고, 선택된 명령어에 대한 오피코드를 상기 복수의 기능 유닛에 전달하는 명령어 분배부와, 선택된 명령어를 실행할 수 있도록, 선택된 명령어에 포함된 오퍼랜드를 기반으로 라우팅을 위한 스위치 구성 정보를 생성하는 오퍼랜드 스위치 제어부와, 스위치 구성 정보를 바탕으로 기능 유닛의 출력 또는 레지스터 파일의 출력에서 기능 유닛의 입력 또는 레지스터 파일의 입력으로 라우팅하는 오퍼랜드 스위치를 포함할 수 있다.
Abstract translation: 公开了一种多执行模式支持装置及其方法。 根据本发明的一个方面，多执行模式支持装置包括：指令分配单元，其接收包括操作数和操作码的多个指令，根据定义的执行模式选择至少一个指令，并且递送用于 所选择的指令到多个功能单元; 操作数切换控制单元，其基于所选择的指令中包括的操作数生成用于路由的切换配置数据; 以及操作数开关，其基于开关配置数据将功能单元或寄存器文件的输出路由到功能单元或寄存器文件的输入。
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公开(公告)号：KR1020130089524A
公开(公告)日：2013-08-12
申请号：KR1020120010954
申请日：2012-02-02
Applicant: 삼성전자주식회사
Abstract: PURPOSE: A reconfigurable processor and a method of supporting multi-threading therein are provided to construct a reconfigurable processor having a reduced size and supporting efficient multi-threading by sharing functional units occupying considerable areas in a processor. CONSTITUTION: A plurality of first processors (110) uses some of functional units constructing a reconfigurable processor to process a control command. A plurality of second processors (120) uses some of functional units constructing the reconfigurable processor to process data and is used by the first processors. A control unit (130) controls the first processors to mutually share the second processors without latency and crashes. If receiving a request for using a second processor from one of the first processors, the control unit checks whether the second processor is used by one other first processors that is not the one requesting for use. [Reference numerals] (110) N VLIW processors; (120) M CGA processors; (130) Control unit
Abstract translation: 目的：提供可重新配置的处理器及其中的多线程的方法，以构建具有减小的尺寸的可重配置处理器，并通过共享处理器中相当大的区域的功能单元来支持有效的多线程。 构成：多个第一处理器（110）使用构成可重构处理器的一些功能单元来处理控制命令。 多个第二处理器（120）使用构成可重构处理器的一些功能单元来处理数据并由第一处理器使用。 控制单元（130）控制第一处理器以相互共享第二处理器，而没有延迟和崩溃。 如果从第一处理器之一接收到使用第二处理器的请求，则控制单元检查第二处理器是否被另一个不是请求使用的第一处理器使用。 （110）N个VLIW处理器; （120）M CGA处理器; （130）控制单元
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公开(公告)号：KR1020130086489A
公开(公告)日：2013-08-02
申请号：KR1020120007383
申请日：2012-01-25
Applicant: 삼성전자주식회사
CPC classification number: G06F9/38 , G06F11/3636 , G06F11/3648
Abstract: PURPOSE: A hardware debugging device of a program and a method thereof are provided to solve currency problems by generating predication in advance. CONSTITUTION: A predication setting unit (110) sets a trigger repetition count value based on execution block difference information when trigger is generated. A predication initial generation unit (130) generates predication for an execution block based on the trigger repetition count value in advance. The repetition count is the repetition count of calculation executing a program in each function unit of a processor. The predication is initially generated in an execution block difference. [Reference numerals] (110) Predication setting unit; (120) Process reprocessing unit; (130) Predication initial generation unit; (210A) Register file recovery buffer; (220A) Memory recovery buffer
Abstract translation: 目的：提供程序的硬件调试装置及其方法，以便通过事先产生预测来解决货币问题。 构成：当产生触发时，预测设定单元（110）基于执行块差异信息设置触发重复计数值。 预测初始生成单元（130）预先基于触发重复计数值生成对执行块的预测。 重复计数是在处理器的每个功能单元中执行程序的重复计数。 预测最初在执行块的差异中生成。 （附图标记）（110）预测设定单元; （120）加工后处理单元; （130）预测初始生成单位; （210A）寄存器文件恢复缓冲区; （220A）内存恢复缓冲区
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Patent Agency Ranking
公开(公告)号：KR1020130029274A
公开(公告)日：2013-03-22
申请号：KR1020110092604
申请日：2011-09-14
Applicant: 삼성전자주식회사
CPC classification number: G06F9/30032 , G06F9/30036
Abstract: PURPOSE: A processor based on a swizzed virtual register and a swizzle pattern providing device thereof are provided to improve the performance of the processor by reducing the number of swizzle instructions generated during application execution. CONSTITUTION: A vector register(102) stores a data set related to vector operation. A swizzle pattern providing unit(103) provides a swizzle pattern about the data set of the vector register. The swizzle pattern providing unit combines each data element of the data set about the vector register or changes an arrangement sequence of the data elements. The swizzle pattern providing unit combines each data element of the data set about first and second vector registers. The swizzle pattern providing unit includes data lines connected with the input of a vector calculating unit(101). [Reference numerals] (101) Vector calculating unit
Abstract translation: 目的：提供一种基于浮动虚拟寄存器和其提供装置的交换模式的处理器，以通过减少在应用执行期间产生的交换指令的数量来提高处理器的性能。 构成：向量寄存器（102）存储与向量操作相关的数据集。 旋转模式提供单元（103）提供关于向量寄存器的数据集的旋转模式。 旋转图案提供单元组合关于向量寄存器的数据集的每个数据元素或改变数据元素的排列顺序。 旋转模式提供单元组合关于第一和第二矢量寄存器的数据集的每个数据元素。 旋转图案提供单元包括与矢量计算单元（101）的输入连接的数据线。 （附图标记）（101）矢量计算单元
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公开(公告)号：KR1020090020952A
公开(公告)日：2009-02-27
申请号：KR1020070085613
申请日：2007-08-24
Applicant: 삼성전자주식회사
IPC: G06F15/78
CPC classification number: G06F9/3885 , G06F9/3828 , G06F9/3877 , G06F9/3891 , G06F9/3897 , G06F15/7867
Abstract: A method for sharing a coarse grained array and a processor using the same are provided to improve the parallelism of the instruction performance of a processor by sharing a coarse grained array through first and second processor cores. A first processor core(110) includes a plurality of first arithmetic units performing a first instruction set. A second processor core(120) includes a plurality of second arithmetic units performing a second instruction set. A coarse grained array(130) includes a plurality of third arithmetic units. A plurality of third arithmetic units perform a part of one or more instruction sets among the first instruction set or the second instruction set instead of the first processor core or the second processor core.
Abstract translation: 提供了用于共享粗粒度阵列的方法和使用其的处理器，以通过通过第一和第二处理器核共享粗粒度阵列来改善处理器的指令性能的并行性。 第一处理器核心（110）包括执行第一指令集的多个第一运算单元。 第二处理器核心（120）包括执行第二指令集的多个第二运算单元。 粗粒子阵列（130）包括多个第三运算单元。 多个第三算术单元执行第一指令集或第二指令集中的一个或多个指令集的一部分，而不是第一处理器核或第二处理器核。
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公开(公告)号：KR100629504B1
公开(公告)日：2006-09-28
申请号：KR1020040113023
申请日：2004-12-27
Applicant: 삼성전자주식회사
IPC: H04B1/7077
CPC classification number: H04L27/2656 , H04B1/70755 , H04B1/7077 , H04B1/7093 , H04L7/042 , H04L27/2675
Abstract: 오경보 확률을 줄이기 위한 신호 획득 방법이 개시된다. 본 발명에 따른 신호 획득 방법은, 수신 신호를 상관한 값을 제1 임계값과 비교함으로써 1차 피크를 검출하는 단계, 검출된 1차 피크의 일정 샘플 구간 내에서 제1 임계값과 다른 제2 임계값에 의해 2차 피크를 검출하는 단계, 및 검출된 2차 피크의 개수에 따라 신호 획득 여부를 판단하는 단계를 포함한다. 이에 의해, 노이즈에 의한 오경보 확률을 감소시키며, 높은 신호대 잡음비 상에서도 검출 성능을 유지할 수가 있게 된다.
오경보 확률, 신호 획득, 임계값, 샘플 구간, 1차 피크, 2차 피크, 노이즈-
公开(公告)号：KR1020060074310A
公开(公告)日：2006-07-03
申请号：KR1020040113023
申请日：2004-12-27
Applicant: 삼성전자주식회사
IPC: H04B1/7077
CPC classification number: H04L27/2656 , H04B1/70755 , H04B1/7077 , H04B1/7093 , H04L7/042 , H04L27/2675
Abstract: A signal acquisition apparatus and method for reducing a false alarm rate are disclosed. The apparatus includes a comparator for detecting a first peak by comparing a correlation value of a received signal with a first threshold and detecting second peaks in a sample interval of the detected first peak based on a second threshold which is different from the first threshold. Thus, a signal is acquired based on a number of the detected second peaks. Accordingly, the false alarm rate due to the noise can be reduced while the detection probability is maintained even at a high SNR.
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公开(公告)号：KR100512943B1
公开(公告)日：2005-09-07
申请号：KR1020030071338
申请日：2003-10-14
Applicant: 삼성전자주식회사
IPC: H04N7/20
Abstract: 채널 디코더의 하드웨어 감축 및 전력 소모 저감을 도모하는 위성 방송 수신기 및 그의 위성 방송 수신 방법이 개시된다. 코드 분할 다중화 방식의 위성 방송 수신기는 코드 분할 다중화된 채널 중 소정개 채널에 대해 복조하는 복조부와, 복조된 소정개 채널에 대해 디인터리빙을 수행하는 디인터리빙부와, 디인터리빙된 소정개 채널 중 사용자에 의해 선택된 특정개 채널을 선택적으로 스위칭하는 채널 스위칭부와, 스위칭된 특정개 채널에 대해 채널 디코딩을 수행하는 채널 디코딩부, 및 디인터리빙된 소정개 채널 중 사용자에 의해 선택된 특정개 채널을 스위칭하도록 채널 스위칭부를 제어하는 제어부를 갖는다. 따라서, 복조 및 디인터리빙된 소정개의 채널에 대해 최종 사용자가 선택한 채널만을 선택하여 채널 디코딩을 수행함으로써 채널 디코더의 하드웨어를 감축시킬 수 있으며, 이에 의해 수신기의 전력소모를 저감할 수 있다.
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