公开(公告)号：KR1019970049703A

公开(公告)日：1997-07-29

申请号：KR1019950067028

申请日：1995-12-29

Applicant: 삼성전자주식회사

Inventor： 표정렬

IPC: G06F15/00

Abstract: 본 발명은 인크리먼트(Incrementor) 및 디크리먼트(Decrementor) 장치에 관한 것으로서, 인크리먼트 장치에 있어서, 이전단계 캐리(carry)의 입력을 받아 입력 신호 A가 논리적인 값 '하이'이면 이전단계의 캐리바를 출력하고, 입력 신호 A가 논리적인 값 '로우'이면 '0'을 출력하는 복수의 캐리-셀들; 그룹내의 모든 비트의 입력 A가 '하이'이면
를 출력하고, 그렇지 않으면 상기 캐리-셀들을 거친 그룹내 발생된 Carry(Ci)를 비트 그룹에 대해 각 그룹의 캐리를 출력하는 복수의 캐리-바이패스-셀들; 및 입력 신호 A와 상기 캐리-셀들의 출력을 익스클루시브-오어 (Exclusive OR)연산을 수행하여 sum값을 생성하는 출력-셀들을 포함하며, 디크리먼트 장치는 상기 인크리먼트 장치에 입력신호를 위상반전하는 반전기가 더 구비된다. 따라서, 인크리먼트 및 디크리먼트 장치는 그룹-바이-패스를 추가함으로써, 처리속도의 향상을 꾀할 수 있는 효과가 제공된다.

公开(公告)号：KR100406924B1

公开(公告)日：2003-11-21

申请号：KR1020010062847

申请日：2001-10-12

Applicant: 삼성전자주식회사

Inventor： 이영철 ,  한영탁 ,  이광주 ,  이종호 ,  표정렬

IPC: G11C15/00

CPC classification number: G11C15/04

Abstract: A content addressable memory (CAM) device providing higher integration density, high operation speed and low power consumption. The CAM device comprises a memory cell connected between first and second nodes, first and second data lines for transmitting first and second data signals to the first and second nodes, respectively, and first and second switching devices serially connected between a match line and a reference voltage, wherein the first switching device is controlled by the first data signal and a voltage of the first node and the second switching device is controlled by the second data signal and a voltage of the second node.

Abstract translation: 内容可寻址存储器（CAM）设备提供更高的集成密度，高运行速度和低功耗。 CAM设备包括连接在第一和第二节点之间的存储单元，分别用于向第一和第二节点发送第一和第二数据信号的第一和第二数据线以及串接在匹配线和参考之间的第一和第二开关设备 电压，其中第一开关器件由第一数据信号控制，第一节点和第二开关器件的电压由第二数据信号和第二节点的电压控制。

公开(公告)号：KR1020010025784A

公开(公告)日：2001-04-06

申请号：KR1019990036806

申请日：1999-09-01

Applicant: 삼성전자주식회사

Inventor： 조기선 ,  표정렬 ,  김수경 ,  송민규

IPC: H03K19/00

Abstract: PURPOSE: A shifter based on the left shift structure is provided to prevent the error occurring when the amounts of shifts and the numbers of input of the left and right shifts are not the same. CONSTITUTION: A shifter(100) based on left shift structure includes an input buffer(20), a MASK decoder(30), a MASK generator(40), a shift array(50), an output buffer(60), a scale element decoder(70) and an option decoder(50). Here, the shift array(50) has a structure only for left shifting. And the shifting occurs after all other operations such as MASK generation are finished. The MASK generator(40) forms patterns to fill the remaining bits after shifting. The option decoder(80) decodes a control signal used for choosing among patterns formed by the MASK generator(40). And an extra array(54) can be added to prevent shifting error when the amounts of shifting and the number of input are not the same.

Abstract translation: 目的：提供基于左移位结构的移位器，以防止当偏移量和左右移位的输入数不相同时发生错误。 构成：基于左移结构的移位器（100）包括输入缓冲器（20），MASK解码器（30），MASK发生器（40），移位阵列（50），输出缓冲器（60），刻度 元素解码器（70）和选项解码器（50）。 这里，移位阵列（50）仅具有左移位的结构。 而在所有其他操作（如MASK生成）完成后，都会发生移位。 MASK生成器（40）在移位后形成填充剩余位的模式。 选择解码器（80）解码用于在由MASK生成器（40）形成的图案中进行选择的控制信号。 并且当移位量和输入数量不相同时，可以添加额外的数组（54）以防止移位错误。

公开(公告)号：KR1020010019861A

公开(公告)日：2001-03-15

申请号：KR1019990036515

申请日：1999-08-31

Applicant: 삼성전자주식회사

Inventor： 조기선 ,  송민규 ,  김수경 ,  표정렬

IPC: G06F7/50

Abstract: PURPOSE: A conditional selective adder is provided to enhance an operation speed, reduce a current consumption by a level restore and a time delay block by selectiveing a pre-calculated sum based on a carry bit. CONSTITUTION: The unit comprises eight 8 bit conditional selective addition modules(10-80). Each 8 bit conditional selective addition modules(10-80) includes a PGB(Pre carry & sum Generation Block), a SGB(Sum Generation Block), and a CGB(Carry Generation Block). The carries generated from each 8 bit conditional selective addition modules(10-80) are all input into a BCGB(Block Carry Generation Block). The PGB(12) analyzes input values to be added at a first conditional selective addition module(10), and outputs a proper value in advance. At this time, the SGB(14) generates a sum in the case that a carry exists, and a sum in the case that a carry does not exist. The CGB(16) transmits the carry of the first conditional selective addition module(10) to the BCGB(90). At this time, the PGBs included in the remaining conditional selective addition modules(20-80) analyzes the input values to be added at the remaining conditional selective addition modules(20-80), and each SGBs generates a sum in the case that a carry exists, and a sum in the case that a carry does not exist.

Abstract translation: 目的：提供一种条件选择加法器，以通过基于进位位选择预先计算的总和来提高操作速度，通过电平恢复和时间延迟块来减少电流消耗。 规定：该单元包括8个8位条件选择加法模块（10-80）。 每个8位条件选择性附加模块（10-80）包括PGB（预进位和和产生块），SGB（Sum生成块）和CGB（进位产生块）。 从每个8位条件选择加法模块（10-80）产生的载波都被输入到BCGB（块进位产生块）中。 PGB（12）分析在第一条件选择加法模块（10）中添加的输入值，并且预先输出适当的值。 此时，SGB（14）在进位存在的情况下产生和，而在进位不存在的情况下，产生和。 CGB（16）将第一条件选择加法模块（10）的进位传送到BCGB（90）。 此时，包含在剩余的条件选择加法模块（20-80）中的PGB分析在剩余的条件选择加法模块（20-80）下要添加的输入值，并且每个SGB在以下情况下产生和： 携带存在，并且在进位不存在的情况下的总和。

公开(公告)号：KR100155932B1

公开(公告)日：1998-11-16

申请号：KR1019950049691

申请日：1995-12-14

Applicant: 삼성전자주식회사

Inventor： 표정렬

IPC: G06F5/06 ,  G06F7/48

Abstract: 본 발명은 연산 논리함수를 직접 수행할 수 있는 컨트롤 코드를 구현하여 연산 처리 속도를 높이기 위한 데이터 경로(data path) 용 연산 논리장치에 관한 것으로서, 버퍼 트랜스미션 게이트를 이용하여 입력변수 a 및 b와 오퍼레이션 코드 c[0] 내지 c[7]의 조합에 의해 가산기의 입력항을 구하는 것을 특징으로 한다.
따라서, 상술한 바와 같이 본 발명에 따른 데이터 경로용 연산 논리장치는 가산기에서 실행할 연산 논리함수들에 대한 컨트롤 코드를 구현함으로써, 데이터 처리 속도를 높이는 효과를 갖는다.

公开(公告)号：KR1019980022517A

公开(公告)日：1998-07-06

申请号：KR1019960041695

申请日：1996-09-23

Applicant: 삼성전자주식회사

Inventor： 표정렬

IPC: H03K19/00

Abstract: 여기서 개시되는 높은 출력 구동력을 갖는 배타적 논리 게이트 회로는 XOR 회로나 XNOR 회로와, 궤환되는 출력 신호에 따라서 XOR 회로의 약한(즉, 논리값 '0'의) 출력 또는 XNOR 회로의 약한(즉, 논리값 '1'의) 출력을 정확한 레벨의 출력 신호들로 변환하는 CMOS 논리 강화 회로를 구비한다.

公开(公告)号：KR1020070080751A

公开(公告)日：2007-08-13

申请号：KR1020060012192

申请日：2006-02-08

Applicant: 삼성전자주식회사

Inventor： 표정렬

IPC: G11C29/00 ,  G01R31/3185 ,  G06F11/22

CPC classification number: G01R31/318533 ,  G06F11/2236

Abstract: A system on chip having a test circuit is provided to test a target element in an integrated circuit directly without disassembling the integrated circuit after fabrication. A semiconductor integrated circuit(100) includes a target element to be tested. A processor(120) accesses the target element, and generates test flag signals. A test controller(160) generates test control signals in response to the test flag signals. A trace memory(140) stores a data signal transmitted between the processor and the target element in response to the test control signals.

Abstract translation: 提供具有测试电路的片上系统，用于直接测试集成电路中的目标元件，而无需在制造后拆卸集成电路。 半导体集成电路（100）包括待测试的目标元件。 处理器（120）访问目标元件，并产生测试标志信号。 测试控制器（160）响应于测试标志信号产生测试控制信号。 跟踪存储器（140）响应于测试控制信号存储在处理器和目标元件之间传输的数据信号。

公开(公告)号：KR100476866B1

公开(公告)日：2005-08-29

申请号：KR1019970045861

申请日：1997-09-04

Applicant: 삼성전자주식회사

Inventor： 표정렬

IPC: G06F7/00

Abstract: 본 발명에 따른 CMOS 전가산 회로는 가산하고자 하는 데이터 비트들과 캐리-아웃 중 논리 '1'이 홀수개일 때 논리 '1'의 합을 출력하고, 논리 '1'이 짝수개일 때 논리 '0'의 상기 합을 출력하는 제 1 논리 회로 및; 상기 가산하고자 하는 데이터 비트들과 상기 캐리-아웃 중 논리 '1'이 적어도 2 개 이상일 때 논리 '1'의 상기 캐리-아웃을 출력하고, 그 보다 적은 수의 논리 '1'이 입력될 때 논리 '0'의 상기 캐리-아웃을 출력하는 제 2 논리 회로를 포함한다.

公开(公告)号：KR1020030030624A

公开(公告)日：2003-04-18

申请号：KR1020010062847

申请日：2001-10-12

Applicant: 삼성전자주식회사

Inventor： 이영철 ,  한영탁 ,  이광주 ,  이종호 ,  표정렬

IPC: G11C15/00

CPC classification number: G11C15/04

Abstract: PURPOSE: A content addressable memory (CAM) cell is provided to increase the degree of integration and the operation speed with lower power consumption. CONSTITUTION: A CAM cell(111) includes a memory cell comprising a pair of inverters(121,122). The memory cell further comprises a pair of NMOS transistors(123,124). The CAM cell(111) further includes a comparator consisting of NMOS transistors(125-128). The NMOS transistors(125,126) and the other NMOS transistors(127,128) are configured as pass gates. The pass gates are sequentially connected between a match line(ML0) and a ground voltage in series to discharge the voltage level of the match line(ML0). The gate of the NMOS transistor(125) is connected to a bit line(BL0). The gate of the NMOS transistor(126) is connected to a node(N11). The gate of the NMOS transistor(127) is connected to a node (N12). In addition, the gate of the NMOS transistor(128) is connected to a bit line(/BL0).

Abstract translation: 目的：提供内容寻址存储器（CAM）单元，以更低的功耗提高集成度和运行速度。 构成：CAM单元（111）包括包括一对反相器（121,122）的存储单元。 存储单元还包括一对NMOS晶体管（123,124）。 CAM单元（111）还包括由NMOS晶体管（125-128）组成的比较器。 NMOS晶体管（125,126）和其它NMOS晶体管（127,128）被配置为通孔。 通过栅极串联连接在匹配线（ML0）和接地电压之间，以放电匹配线（ML0）的电压电平。 NMOS晶体管（125）的栅极连接到位线（BL0）。 NMOS晶体管（126）的栅极连接到节点（N11）。 NMOS晶体管（127）的栅极连接到节点（N12）。 此外，NMOS晶体管（128）的栅极连接到位线（/ BL0）。

公开(公告)号：KR1020010019351A

公开(公告)日：2001-03-15

申请号：KR1019990035706

申请日：1999-08-26

Applicant: 삼성전자주식회사

Inventor： 이영철 ,  송민규 ,  표정렬 ,  정재훈

IPC: G06F7/50

Abstract: PURPOSE: An encoder of a multiplier is provided to enable each encoder cell and partial cell to output partial data, from a result of the multiplier of a multiplier number by a multiplicand number, within a 4 stage gate delay time so that it can enhance a speed of the multiplier and reduce component numbers. CONSTITUTION: The multiplier comprises an encoding unit and a partial product generation unit. The encoding unit, including a plurality of encoders, outputs a plurality of operators(0X, X, 2X, S) encoding multiplier data(Y0, Y1,..., Yn-1, Yn). The partial product generation unit, including a plurality of partial cells, outputs partial data(PPk1, PPk2, ..., PPkn-1, PPkn) in response to the operators(0X, X, 2X, S) and multiplicand data(X0, X1,.., Xn-1, Xn). The encoder includes exclusive NOR gates and NAND gates outputting combination signals, and inverters inverting the combination signals.

Abstract translation: 目的：提供乘法器的编码器，使得每个编码器单元和部分单元能够在4级门限延迟时间内从乘法器乘数乘以乘数得到部分数据，从而可以增强一个 乘数的速度并减少组件数。 构成：乘法器包括编码单元和部分乘积生成单元。 包括多个编码器的编码单元输出编码乘法器数据（Y0，Y1，...，Yn-1，Yn）的多个运算符（0X，X，2X，S）。 响应于运算符（0X，X，2X，S）和被乘数数据（X0），包括多个部分单元的部分乘积生成单元输出部分数据（PPk1，PPk2，...，PPkn-1，PPkn） ，X1，...，Xn-1，Xn）。 编码器包括异或非门和NAND门输出组合信号，反相器反转组合信号。