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公开(公告)号：KR101417977B1
公开(公告)日：2014-07-09
申请号：KR1020120156927
申请日：2012-12-28
Applicant: 연세대학교 산학협력단
IPC: H01L29/78 , H01L21/336
Abstract: 반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 기판; 상기 기판 상에 형성되고, 서로 이격된 다수의 제1 반도체 패턴; 상기 다수의 제1 반도체 패턴의 측면과 상면을 따라서 컨포말하게 형성된 제2 반도체 패턴; 상기 제2 반도체 패턴 상에, 상기 다수의 제1 반도체 패턴 사이를 채우는 제3 반도체 패턴; 및 상기 다수의 제1 반도체 패턴 내지 상기 제3 반도체 패턴 상에 형성된 게이트 전극을 포함한다.
Abstract translation: 提供了一种半导体器件及其制造方法。 该半导体器件包括：衬底; 多个第一半导体图案，形成在所述衬底上并彼此间隔开; 第二半导体图案，与所述多个第一半导体图案的侧表面和上表面一致地形成; 在所述第二半导体图案上的第三半导体图案，所述第三半导体图案填充在所述多个第一半导体图案之间; 以及在多个第一半导体图案上形成到第三半导体图案的栅电极。
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公开(公告)号：KR101351434B1
公开(公告)日：2014-01-15
申请号：KR1020120039470
申请日：2012-04-17
Applicant: 연세대학교 산학협력단
IPC: H01L21/8247 , H01L27/115
Abstract: 본 발명의 실시예에 따른 저항 스위칭 메모리 소자 제조 방법에 있어서, 반도체 기판 상에 하부 전극을 형성하는 단계; 상기 하부 전극 상에 저항층으로 사용되는 금속 산화막을 형성하는 단계; 및 상기 금속 산화막 상에 상부 전극을 형성하는 단계;를 수행하되, 상기 금속 산화막은, ultra-thin 박막으로 증착하고, 상기 ultra-thin 박막의 결함(defect)을 이용하여 저항 스위칭을 유발하는 저항 스위칭 단계;를 더 수행하는 것을 특징으로 한다.
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公开(公告)号：KR1020120097595A
公开(公告)日：2012-09-05
申请号：KR1020110016890
申请日：2011-02-25
Applicant: 연세대학교 산학협력단
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L45/04 , H01L21/76224 , H01L27/0688 , H01L45/1233 , H01L45/146
Abstract: PURPOSE: A method of manufacturing a ReRAM(Resistive Random Access Memory) device of a three-dimensional stacked memory type having an independent memory cell structure is provided to prevent cross talk between memory cells by insulating a gap between metal oxides having resistance switching characteristics. CONSTITUTION: A silicon substrate(10) is provided. An insulating material layer(20) is formed on the substrate. A bottom electrode layer(30) is formed on an upper portion of the insulating material layer. A metal oxide(40) is formed on the upper portion of the substrate. An upper electrode(50) is formed on the upper portion of a top insulating material layer.
Abstract translation: 目的：提供一种制造具有独立存储单元结构的三维堆叠存储器型的ReRAM（电阻式随机存取存储器）装置的方法，以通过绝缘具有电阻切换特性的金属氧化物之间的间隙来防止存储单元之间的串扰。 构成：提供硅衬底（10）。 绝缘材料层（20）形成在基板上。 在绝缘材料层的上部形成有底部电极层（30）。 金属氧化物（40）形成在基板的上部。 在顶部绝缘材料层的上部形成有上部电极（50）。
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公开(公告)号：KR1020100018751A
公开(公告)日：2010-02-18
申请号：KR1020080077402
申请日：2008-08-07
Applicant: 연세대학교 산학협력단
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L21/28273 , H01L21/0226 , H01L21/28291 , H01L29/66825
Abstract: PURPOSE: A method for manufacturing a flash memory device is provided to prevent the formation of an interfacial layer with a wide band-gap by forming a buffer film composed of Al2O3 between a tunnel dielectric film with a stacked structure and a high-k dielectric film. CONSTITUTION: A tunnel dielectric film(102) with a multilayer structure of a first dielectric film(102a), a buffer film(102b) and a high-k dielectric film(102c) is formed on a semiconductor substrate(100). A second dielectric film(104), a blocking film(106) and a conductive film(108) is formed on the tunnel dielectric film. A gate(112) is formed by etching the conductive film, the blocking film, the second dielectric film and the turner dielectric film. A Thermal process is performed after formation of the first dielectric film. The buffer layer is made of Al2O3. The first dielectric film is formed by a thermal oxidation process or a radical oxidation process.
Abstract translation: 目的：提供一种制造闪速存储器件的方法，通过在具有层叠结构的隧道电介质膜和高k电介质膜之间形成由Al 2 O 3组成的缓冲膜来防止形成具有宽带隙的界面层 。 构成：在半导体衬底（100）上形成具有第一电介质膜（102a），缓冲膜（102b）和高k电介质膜（102c）的多层结构的隧道电介质膜（102）。 在隧道电介质膜上形成第二电介质膜（104），阻挡膜（106）和导电膜（108）。 通过蚀刻导电膜，阻挡膜，第二电介质膜和转鼓介电膜来形成栅极（112）。 在形成第一电介质膜之后进行热处理。 缓冲层由Al2O3制成。 第一电介质膜通过热氧化法或自由基氧化法形成。
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公开(公告)号：KR1020100018748A
公开(公告)日：2010-02-18
申请号：KR1020080077396
申请日：2008-08-07
Applicant: 연세대학교 산학협력단
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L29/66825 , H01L21/02142 , H01L21/0226 , H01L21/67063 , H01L29/42324
Abstract: PURPOSE: A method for manufacturing a flash memory device is provided to improve a retention property which a stored charge is released through tunnel dielectric film by forming a dual-structure tunnel dielectric film with a SiO2 film and a high-k dielectric film. CONSTITUTION: A dual-structure tunnel dielectric film(102) composed of a first dielectric film(102a) and a high-k dielectric film(102b) is formed on a semiconductor substrate(100). A second dielectric film(104), a blocking film(106) and a conductive film(108) are formed on the tunnel dielectric film. A gate(112) is formed by etching the conductive film, the blocking film, and the second dielectric film. The first dielectric film is formed with the thickness of 10Å to 40Å by using SiO2. The first dielectric film is formed by a thermal oxidation process or a radical oxidation process.
Abstract translation: 目的：提供一种用于制造闪速存储器件的方法，以通过形成具有SiO 2膜和高k电介质膜的双结构隧道电介质膜来改善通过隧道电介质膜释放储存电荷的保持性质。 构成：在半导体衬底（100）上形成由第一电介质膜（102a）和高k电介质膜（102b）组成的双结构隧道电介质膜（102）。 在隧道电介质膜上形成第二电介质膜（104），阻挡膜（106）和导电膜（108）。 通过蚀刻导电膜，阻挡膜和第二电介质膜形成栅极（112）。 通过使用SiO 2，形成厚度为10埃至40埃的第一介电膜。 第一电介质膜通过热氧化法或自由基氧化法形成。
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Patent Agency Ranking
公开(公告)号：KR102114855B1
公开(公告)日：2020-05-25
申请号：KR1020180140942
申请日：2018-11-15
Applicant: 연세대학교 산학협력단 , 한경대학교 산학협력단
IPC: H01L21/02 , C23C16/455
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公开(公告)号：KR101663468B1
公开(公告)日：2016-10-17
申请号：KR1020140082431
申请日：2014-07-02
Applicant: 연세대학교 산학협력단
IPC: H01L29/792 , H01L21/8247 , H01L27/115
Abstract: 본발명에따라서, 소스/드레인전극이형성된기판상에형성된터널링절연막과, 상기터널절연막상에형성된전하저장막과; 상기전하저장막상에형성된블로킹절연막과; 상기블로킹절연막상에형성된금속게이트전극층을포함하는전하트랩형플래시메모리소자의동작방법이제공되는데, 상기메모리소자의쓰기동작전에, 상기금속게이트전극층에음의전압을인가하여, 상기기판으로부터전하저장막으로정공을주입하는단계를포함하는것을특징으로한다.
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公开(公告)号：KR1020150059351A
公开(公告)日：2015-06-01
申请号：KR1020130142835
申请日：2013-11-22
Applicant: 연세대학교 산학협력단
IPC: H01L21/337 , H01L29/80
CPC classification number: H01L29/1058 , H01L29/1066 , H01L31/0735
Abstract: 본발명에따라서, (a) 기판을제공하는단계; (b) 상기기판상에절연막을형성하는단계; (c) 상기절연막을패터닝하여, 트렌치구조를형성하는단계로서, 상기트렌치구조는기판쪽의제1 트렌치영역과제1 트렌치영역상의제2 트렌치영역으로구분되고, 제1 트렌치영역과제2 트렌치영역의폭은상이한것인, 상기트렌치구조를형성하는단계; (d) 상기트렌치구조내에 Ge 및 III-V족화합물반도체중 적어도하나를성장시켜상기제2 트렌치영역에결함없는활성채널층을형성하는단계로서, 상기트렌치구조내의활성채널층은인접트렌치구조내의활성채널층과전기적으로고립되어있는것인, 상기활성채널층을형성하는단계; (e) 연마공정을수행하여상기활성채널층을평탄화하는단계를포함하는것을특징으로하는반도체소자제조방법이제공된다.
Abstract translation: 根据本发明，提供一种制造半导体器件的方法，其包括以下步骤：（a）提供衬底; （b）在所述基板上形成绝缘层; （c）通过对所述绝缘层进行构图来形成沟槽结构，其中，所述沟槽结构被分为衬底侧的第一沟槽区域和所述第一沟槽区域上的第二沟槽区域，并且所述第一沟槽区域的宽度不同 从第二沟槽区域的宽度; （d）通过在沟槽结构中生长Ge和III-V族化合物半导体中的至少一种来形成在第二沟槽区上没有缺陷的有源沟道层，其中沟槽结构中的有源沟道层与 相邻沟槽结构中的有源沟道层; 和（e）通过进行抛光处理使活性通道层变平。
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公开(公告)号：KR1020140046613A
公开(公告)日：2014-04-21
申请号：KR1020120111603
申请日：2012-10-09
Applicant: 연세대학교 산학협력단
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L45/04 , H01L21/28052 , H01L45/1233 , H01L45/146
Abstract: The present invention is to provide a method of fabricating a resistive random access memory (ReRAM), capable of controlling electrical characteristics by controlling the positions and the number of conductive filaments. The method includes the steps of: (a) preparing a substrate; (b) forming a lower electrode layer on the substrate; (c) forming a metallic oxide material representing resistive switching characteristics on the lower electrode layer; (d) forming a protective layer to protect the metallic oxide material and to form conductive filaments in required shape and required number on the metallic oxide material; (e) forming a protective layer having a pattern structure without a specific region of the protective layer by etching the protective layer up to the metallic oxide material through a photolithography process; (f) performing a metallic implantation process on an entire portion of the protective layer to locally form a region including a large quantity of metal in the metallic oxide material, corresponding to the patterned structure, thereby forming the conductive filaments; and (g) removing the protective layer having the patterned structure.
Abstract translation: 本发明提供一种制造电阻随机存取存储器（ReRAM）的方法，该方法能够通过控制导电细丝的位置和数量来控制电特性。 该方法包括以下步骤：（a）制备基底; （b）在基板上形成下电极层; （c）在下电极层上形成表示电阻开关特性的金属氧化物材料; （d）形成保护层以保护金属氧化物材料并形成金属氧化物材料所需形状和所需数量的导电细丝; （e）通过光刻法将保护层蚀刻到金属氧化物材料上，形成具有没有保护层的特定区域的图案结构的保护层; （f）在保护层的整个部分上执行金属注入工艺以在金属氧化物材料中局部形成包含大量金属的区域，对应于图案化结构，由此形成导电丝; 和（g）去除具有图案结构的保护层。
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公开(公告)号：KR101259551B1
公开(公告)日：2013-04-30
申请号：KR1020110055497
申请日：2011-06-09
Applicant: 연세대학교 산학협력단
IPC: H01L21/8247 , H01L27/115
Abstract: 본 발명은 결함이 적은 고유전율 터널 절연막을 포함하는 플래시 메모리 소자 및 그 제조방법에 관한 것으로, 반도체 기판 상에 제 1 터널 절연막을 형성하는 단계; 상기 제 1 터널 절연막 상에 제 2 터널 절연막을 형성하는 단계; 상기 제 2 터널 절연막에 열공정을 통한 제 1 질화처리하는 단계; 상기 제 1 질화처리한 상기 제 2 터널 절연막에 열공정을 통한 제 2 질화처리하는 단계; 상기 제 2 터널 절연막 상에 전하 축적층을 형성하는 단계; 상기 전하 축적층 상에 블로킹 절연막을 형성하는 단계; 및 상기 블로킹 절연막 상에 게이트 전극층을 형성하는 단계;를 수행하는 것을 특징으로 한다.
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