公开(公告)号：KR100295363B1

公开(公告)日：2001-07-12

申请号：KR1019970078947

申请日：1997-12-30

Applicant: 전자부품연구원

Inventor： 백종호 ,  동용배 ,  최병호 ,  송형규

IPC: H03M7/00

Abstract: PURPOSE: An apparatus and a method for calculating a branch metric of a decoder for radio data link access protocol are provided to reduce a size of hardware and improve a calculation speed by using an address generator. CONSTITUTION: A branch metric calculation processing apparatus is formed with a symbol input portion, a 16-branch metric memory(10), and an address generator(20). In the address generation portion(20), a current counter(21) and a tri-bit counter(22) are used for receiving CLK1 and outputting the received CLK1 to a multiplexer. An output table(23) is used for forming an output of the multiplexer and an address offset. In the 16-branch metric memory(10), an adder is operated according to an input of CLK2. A write address counter is operated according to the input of CLK1. The 16-branch metric memory(10) outputs the branch metric corresponding to an input of the address offset.

公开(公告)号：KR100275919B1

公开(公告)日：2000-12-15

申请号：KR1019970078945

申请日：1997-12-30

Applicant: 전자부품연구원

Inventor： 동용배 ,  김제우 ,  최병호 ,  백종호

IPC: H04L7/00

Abstract: PURPOSE: A symbol clock recovery circuit of a multi-level modulation signal and a method thereof are provided to overcome problems in early-late clock recovery and to simplify hardware by enabling a symbol clock recovery of a multi-level signal. CONSTITUTION: A signal input to a late sampler(11), an early sampler(13) and an on-time sampler(21) are output to a timing error detector(22). The output of the timing error detector(22) is input to a voltage control oscillator(17). The output of the voltage control oscillator(17) is input to an early-late-on-time clock generator(23). The output of the early-late-on-time clock generator(23) is input again to the late sampler(11), the early sampler(13) and the on-time sampler(21).

Abstract translation: 目的：提供多电平调制信号的符号时钟恢复电路及其方法，以克服早期时钟恢复中的问题，并通过启用多电平信号的符号时钟恢复来简化硬件。 构成：输入到晚采样器（11），早期采样器（13）和准时采样器（21）的信号被输出到定时误差检测器（22）。 定时误差检测器（22）的输出被输入到电压控制振荡器（17）。 电压控制振荡器（17）的输出被输入到早期到时间时钟发生器（23）。 提前时间时钟发生器（23）的输出再次输入到晚采样器（11），早期采样器（13）和准时采样器（21）。

公开(公告)号：KR1020000008922A

公开(公告)日：2000-02-15

申请号：KR1019980029018

申请日：1998-07-18

Applicant: 전자부품연구원

Inventor： 이동호 ,  동용배 ,  임기택 ,  최광호

IPC: G06F13/00

Abstract: PURPOSE: A smart card interface apparatus is to perform the communication between a smart card and an external microprocessor. CONSTITUTION: A smart card interface apparatus comprises: a resistor unit(1) for processing an operation of a smart card and the value determining an auxiliary clock (buadclk); a second resistor unit(2) for controlling the communication between an external micro processor and the smart card; a resistor buffer(3) for dividing the auxiliary clock according to an input clock; an active and inactive unit(4) for activating the smart card in initial and inactivating the smart card when the communication is completed; a serial/parallel converting unit(5) for a serial data of the microprocessor into a parallel data; and a parallel/serial converting unit(6) for converting the data of the microprocessor and the data of the second resistor unit (2) into serial data and outputting the serial data to the smart card. Thereby, the communication speed between the smart card and the microprocessor is adjusted actively.

Abstract translation: 目的：智能卡接口设备是执行智能卡和外部微处理器之间的通信。 构成：智能卡接口装置包括：用于处理智能卡的操作的电阻器单元（1）和确定辅助时钟（buadclk）的值; 用于控制外部微处理器和智能卡之间的通信的第二电阻器单元（2） 电阻缓冲器（3），用于根据输入时钟分频辅助时钟; 主动和非活动单元（4），用于当通信完成时启动智能卡初始化和停用智能卡; 用于将微处理器的串行数据转换为并行数据的串行/并行转换单元（5）; 以及用于将微处理器的数据和第二电阻器单元（2）的数据转换为串行数据并将串行数据输出到智能卡的并行/串行转换单元（6）。 由此，主动地调整智能卡与微处理器之间的通信速度。

公开(公告)号：KR1019990031099A

公开(公告)日：1999-05-06

申请号：KR1019970051664

申请日：1997-10-08

Applicant: 전자부품연구원

Inventor： 이동호 ,  동용배 ,  최광호 ,  조삼구 ,  임기택

IPC: H04N21/6334 ,  H04N21/4408

Abstract: 스크램블링된 데이터 비트열의 디스크램블링 장치가 개시된다. 본 발명에 의한 디스크램블링 장치는, 전송스트림(TS) 데이터를 입력하는 입력접속부와, 키 도구로부터 자격처리메시지 신호를 입력받아 바이트 단위의 콘트롤워드를 출력하는 콘트롤워드접속부와, 패킷의 시작과 유효함을 알리는 패킷시작신호 및 패킷유효신호, 유효패킷의 시작과 종료를 알리는 스크램블화 패킷시작신호 및 스크램블화 패킷유효신호, 최종 블록직전의 유효블록출력을 알리는 최종블록전 유효블록신호, 블록이 구성되지 않는 레지듀의 출력을 알리는 레지듀신호를 포함하는 제어신호를 출력하는 전처리부와, 바이트 단위의 상기 TS 데이터를 입력받아 시스템 클록에 동기화하여 상기 TS 데이터를 출력하는 선입선출식 버퍼, 및 상기 전처리부로부터 출력된 제어신호를 입력받아 디스크램블링하여 디스크램블화 데이터를 출력하는 디� ��크램블러를 포함하여, 전처리부에서 패킷의 시작과 종료, 유효 패킷의 시작과 종료, 최종 블록직전의 유효블록출력, 블록을 구성하지 않는 레지듀의 출력을 나타내는 제어신호를 상기 디스크램블러로 알려 줌으로써 상기 디스크램블러에서 패킷단위로 디스크램블링 처리를 함에 있어 신뢰성을 높일 수 있으며, 상기 디스크램블러에서는 효율적으로 바이트 단위의 해독과 블록단위의 해독을 수행할 수 있다.

公开(公告)号：KR100260718B1

公开(公告)日：2000-07-01

申请号：KR1019980015665

申请日：1998-04-30

Applicant: 전자부품연구원

Inventor： 동용배 ,  양정원 ,  조동호 ,  이성원

IPC: H04L12/28

Abstract: PURPOSE: A wireless ATM medium access control protocol unit is provided so that delay and Q size can be reduced and reliability of the service can be improved by efficiently supporting VBR, CBR and ABR servers and scheduling cells according to a deadline. CONSTITUTION: In a forward MAC(Medium Access Control) protocol based on a WDWEDF(Wireless Dynamic Weighted Earliest Deading First) and packing, cells are received from a network, and stored in a temporary buffer of each link. When a fixed size time frame is periodically generated, transmission cells are selected according to the WDWEDF algorithm. Thereafter, the packing procedure is performed on the cells in order to reduce a physical transmission overhead. In the packing procedure, the transmission cells are grouped in virtual channel units on the basis of scheduling table information of the WDWEDF. Here, a frame and an MPDU(Medium Access Control Protocol Data Unit) overhead for the actual transmission, and a change period for change of an up/down link are inserted into the grouped cells. The generated time frame is transmitted to terminals through the forward link. Therefore, a delay and a buffer size can be reduced by introducing an EDF(Earliest Deadline First) algorithm. In addition, the WDWEDF algorithm efficiently supports VBR(Variable Bit Rate), CBR(Constant Bit Rate), ABR(Available Bit Rate) and UBR(Unspecified Bit Rate) traffics.

Abstract translation: 目的：提供无线ATM介质访问控制协议单元，通过有效地支持VBR，CBR和ABR服务器以及根据最后期限调度单元，可以降低延时和Q大小，提高服务的可靠性。 构成：在基于WDWEDF（无线动态加权最早最先进先出）和打包的转发MAC（Medium Access Control，媒体访问控制）协议中，从网络接收小区，并存储在每个链路的临时缓冲区中。 当定期生成固定大小的时间帧时，根据WDWEDF算法选择传输单元。 此后，对单元执行打包程序，以减少物理传输开销。 在打包过程中，传输单元根据WDWEDF的调度表信息分组在虚拟通道单元中。 这里，将用于实际传输的帧和MPDU（媒体访问控制协议数据单元）开销以及用于改变上/下链路的改变周期插入到分组的小区中。 生成的时间帧通过前向链路发送到终端。 因此，通过引入EDF（最早的最后期限优先）算法可以减少延迟和缓冲区大小。 此外，WDWEDF算法有效地支持VBR（可变比特率），CBR（恒定比特率），ABR（可用比特率）和UBR（未指定比特率）流量。

公开(公告)号：KR100248546B1

公开(公告)日：2000-03-15

申请号：KR1019970078941

申请日：1997-12-30

Applicant: 전자부품연구원

Inventor： 용석진 ,  동용배 ,  정광모 ,  송병철

IPC: H04L12/28

Abstract: 본 발명은 비동기 전송 모드(ATM : Asynchronous Transfer Mode)의 가입자 보드(Subscriber Board)에 있어서 알리25씨(ALI-25C) 칩의 멀티플렉서(MUX) 및 디멀티플렉서(DEMUX) 회로에 관한 것이다.
본 발명은 기본적으로 스위칭부(1)의 전송 데이터 선은 디멀티플렉서(4)에 연결하여 디멀티플렉서 제어기(5)에 의해 제어하여 다수 개의 물리계층부(2)중 하나에 전송하고, 한편 다수 개의 물리계층부(2)의 수신 데이터 선은 멀티플렉서(6)에 연결하여 멀티플렉서 제어기(7)에 의해 제어하여 그 중 하나의 데이터 선이 스위칭부(1)에 연결되도록 함을 원리로 한다.
본 발명에 의하면 다수 개의 물리계층부(2)를 하나의 스위칭부(1)에 연결함으로써 고가의 스위칭부(1)를 공유시켜 불필요한 사용을 줄여 가격 절감을 이루면서 포트 확장을 용이하게 하는 매우 획기적인 효과가 있다.

公开(公告)号：KR1020000009126A

公开(公告)日：2000-02-15

申请号：KR1019980029321

申请日：1998-07-21

Applicant: 전자부품연구원

Inventor： 이동호 ,  동용배 ,  임기택 ,  최광호

IPC: G06F13/00

Abstract: PURPOSE: An apparatus for controlling a PCI local bus is to perform a function addition easily and perform a multiplex of bus according to an application use of a user. CONSTITUTION: An apparatus for controlling a PCI local bus comprises: a PCI block(1) for indicating a state of a PCI bus cycle, transmitting data and a signal, and managing a PCI bus signal and a back-end interface signal; a configuration(2) for setting a circumstance of the PCI bus control device; a plurality of bi-direction pad(3-13) for transmitting a signal between PCI slots or users; multiplexers(14,15) for selecting data with which a user provides the PCI block(1). Thereby, a new function and the multiple of buses are added easily.

Abstract translation: 目的：一种用于控制PCI局部总线的装置是容易地执行功能添加，并根据用户的应用使用执行总线的复用。 构成：用于控制PCI本地总线的装置包括：PCI块（1），用于指示PCI总线周期的状态，发送数据和信号，以及管理PCI总线信号和后端接口信号; 用于设置PCI总线控制装置的环境的配置（2）; 用于在PCI时隙或用户之间发送信号的多个双向盘（3-13） 用于选择用户提供PCI块（1）的数据的多路复用器（14,15）。 因此，容易添加新功能和多个总线。

公开(公告)号：KR1019990081633A

公开(公告)日：1999-11-15

申请号：KR1019980015665

申请日：1998-04-30

Applicant: 전자부품연구원

Inventor： 동용배 ,  양정원 ,  조동호 ,  이성원

IPC: H04L12/28

Abstract: 본 발명은 무선 비동기전송모드 미디움 액세스 컨트롤 계층 프로토콜에 관한 것으로서, W-DWEDF 알고리즘을 통하여 스케줄링 테이블을 생성하는 단계와; 스케쥴 테이블 정보를 기반으로 하여 버츄럴채널(VC ; Virtual Channel) 단위로서 전송할 셀들을 그룹화 하는 스케쥴링 테이블 정렬단계; 그룹화된 셀들의 전송을 위하여 프레임헤드와 MPDU오버헤드, 역방향/순방향 전환을 위한 전환슬롯을 타임프레임에 삽입하는 패킹단계 및; 순방향 링크를 통하여 타임프레임을 단말에 전송하는 단계로 이루어진 순방향 트래픽 전송 알고리즘, CBR트래픽 전송단계와; VBR트래픽 전송단계; ABR트래픽 전송단계 및; UBR트래픽 전송단계를 포함하는 역방향 트래픽 전송 알고리즘을 구비하여 순방향 전송에 있어서 유선 비동기전송모드(ATM) 스위치의 동작을 기반으로 하여 무선단에서도 비동기전송모드(ATM) 서비스 정책을 효과적으로 지원함과 더불어 무선 물리 계층의 오버헤드를 최소화 하고, 역방향 전송에 있어서 타임프레임을 효율적으로 할당할 수 있는 것이다.

公开(公告)号：KR1019990068908A

公开(公告)日：1999-09-06

申请号：KR1019980002823

申请日：1998-02-02

Applicant: 전자부품연구원

Inventor： 동용배 ,  김범섬 ,  최광호 ,  조삼구 ,  임기택 ,  김진욱

IPC: H04N21/43

Abstract: 본 발명은 노멀라이징 기법을 이용한 PCR 클럭 회복용 디지탈 위상 록 루프(DPLL)회로를 제공하는데 그 목적이 있다. 상기 목적을 달성하기 위한 본 발명 구성요소는 프로그램 기준 클럭을 수신하여 저장하는 PCR레지스터(10)와, 시스템 클럭으로 카운팅되는 LPCR카운트(19)와, 상기 LPCR카운트 값이 PCR입력주기마다 페치되는 LPCR레지스터(20)와, PCR레지스터 및 LPCR레지스터 값차를 구하는 감산기(23)와, 감산기의 이전값과 현재값 차를구하는 에러누적 방지기(24)와, 에러누적 방지기의 출력의 이전값과 현재값 사이의 값을 보간출력하는 인터폴레이터(14)와, 인터폴레이터의 보간출력을 받아 PCR입력 주기 동안 LPCR의 현재값과 이전값 차를 계산하는 LPCR오차 계산기(28)와, LPCR오차 계산기출력에서 고정된 루프이득을 변화시키기 위한 이득값을 구하는 이득 및 노멀라이저와(29), 인터폴레이터의 출력에 이득값을 곱하는 곱셈기(26)와, 곱셈기의 출력을 받아 입출력신호간의 에러를 감 산하고 이를 적분 양자화하여 출력신호의 신호대역내 양자화 에러가 줄어든 PWM신호를 발생하는 DAC(15)와, DAC의 PWM신호를 받아 신호대역의 아날로그 신호전압을 발생하는 저역통과필터(16)와, 저역통과필터의 신호전압을 받아 주파수를 발생하는 VCXO(17)와, VCXO의 출력을 클럭 입력으로 하는 LPCR카운터(19)와, LPCR의 베이스값에 PCR과 LPCR의 차값을 더해 출력하는 STC(21)를 포함한다.

公开(公告)号：KR1019990058772A

公开(公告)日：1999-07-15

申请号：KR1019970078946

申请日：1997-12-30

Applicant: 전자부품연구원

Inventor： 임기택 ,  동용배 ,  최광호 ,  조삼구

IPC: H04N7/015 ,  H04N11/24

Abstract: 본 발명은 고선명 텔레비젼에 필수적으로 사용되는 역다중화기(Demultiplexer)에 관한 것이다.
본 발명은 기본적으로 장치의 전원이 인가되면 기본 채널에서 패킷 구분자(PID)가 0x00인 프로그램 조정 표(PAT)를 가장 처음으로 찾아 외부에서 부여한 프로그램 번호와 일치하는 프로그램 맵 표(PMT)의 패킷 구분자(PID)를 찾고, 그 패킷 구분자(PID)에 맞는 프로그램 맵 표(PMT)를 찾아 프로그램 클럭 기준(PCR) 패킷의 패킷 구분자(PID)와 오디오, 비디오 패킷화 기초 스트림(PES) 및 부가데이터의 패킷 구분자(PID)를 찾아서 상기 패킷 구분자(PID)들을 바탕으로 프로그램 클럭 기준(PCR) 패킷, 오디오/비디오 패킷을 해석하여 시스템 클럭의 복원을 위한 42 비트의 프로그램 클럭 기준(PCR) 정보를 해석하여 피엘엘(PLL : Phase Locked Loop)을 수행하며, 패킷화 기초 스트림(PES) 패킷을 해석하여 오디오 및 비디오 기초 스트림(ES) 정보를 얻어내는 것을 원리로 한다.
본 발명에 의하면 송신측에서 오디오 및 비디오 데이터를 엠펙2(MPEG-2) 형식으로 다중화하여 전송한 엠펙2(MPEG-2) 전송 스트림(TS) 패킷 데이터를 입력으로 받아 실시간으로 오디오 및 비디오 기초 스트림(ES : Elementary Stream)으로 역다중화하여 오디오 및 비디오 디코더로 출력할 수 있는 매우 획기적인 효과가 있다.