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公开(公告)号：KR101929969B1
公开(公告)日：2018-12-17
申请号：KR1020160137438
申请日：2016-10-21
Applicant: 조선대학교산학협력단
Inventor： 이정아 , 아리핀투바 , 하싼압두스사미 , 호세인무라디안사드로우디
IPC: G06F7/501
Abstract: 본 발명은 어림 가산기 회로 및 디지털 신호 처리 장치에 관한 것으로, 보다 구체적으로는 6개의 트랜지스터만으로 총 에러 거리가 '3'인 캐리 아웃 신호 및 합 신호를 출력할 수 있는 어림 가산기 회로 및 그 어림 가산기 회로가 집적된 디지털 신호 처리 장치에 관한 것이다.
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12.发明授权
公开(公告)号：KR101618227B1
公开(公告)日：2016-05-04
申请号：KR1020150119844
申请日：2015-08-25
Applicant: 조선대학교산학협력단
Inventor： 이정아 , 호세인무라디안사드로우디
CPC classification number: G06F11/10
Abstract: 본발명은자가검사이진부호숫자가산기의결함검출및 오류정정방법, 그방법을수행하기위한디지털논리회로에관한것으로, 보다구체적으로는자가검사이진부호숫자가산기의고착결함(stuck-at fault)을저비용, 저복잡도로검출이가능하고, 셀프듀얼개념(self-dual concept)을이용하여오류의자가정정을수행할수 있는자가검사이진부호숫자가산기의결함검출및 오류정정방법, 그방법을수행하기위한디지털논리회로에관한것이다.
Abstract translation: 本发明涉及用于自检二进制有符号位加法器的故障定位和纠错方法，以及执行相同方法的数字逻辑电路。 更具体地说，本发明涉及一种自检二进制有符号数位加法器的故障定位和误差校正方法，该加法器可以以低成本和低成本检测自检二进制有符号位加法器的故障 复杂性并且可以使用自双重概念执行错误的自校正，以及执行相同方法执行相同方法的数字逻辑电路。
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公开(公告)号：KR101552269B1
公开(公告)日：2015-09-10
申请号：KR1020130115905
申请日：2013-09-30
Applicant: 조선대학교산학협력단
IPC: A61B5/0478
Abstract: 본발명은능동형건식전극및 그전극모듈에관한것으로, 보다구체적으로는사람의두피에탄성을가지며밀착이가능하고, 접촉저항은작으면서도지정된면적의뇌파를검출할수 있으며, 별도의전도성겔 등을바르지않고뇌파측정이가능하여뇌-컴퓨터인터페이스에적합한비침습형능동형건식전극및 그전극모듈에관한것이다.
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14.发明授权확장형 오류검출코드 기반의 자가검사 연산처리장치를 위한 오류 검출 장치 및 그 오류 검출 장치를 포함하는 연산처리시스템 有权基于可扩展错误检测编码（SEDC）的检测器和处理系统自动检查处理单元的可分级自动检查检查器
公开(公告)号：KR101272620B1
公开(公告)日：2013-06-10
申请号：KR1020120023871
申请日：2012-03-08
Applicant: 조선대학교산학협력단
Inventor： 이정아 , 소마순다람,나타르잔
CPC classification number: G06F11/10
Abstract: PURPOSE: An error detecting device for a self diagnosis operation processing device based on expanded error detection codes and an operation processing system including an error detection device are provided to perform self diagnosis to a code generation error or an operation error of an operation processing circuit by generating an error detection signal. CONSTITUTION: A first EDC(Error Detection Coding) check circuit(100a) receives EDC and binary output data from an operation processing circuit and outputs a first error detection signal. A second EDC check circuit(100b) receives the EDC and the binary output data and outputs a second error detection signal. EDC check circuits output an error detection signal of one bit regardless of the length of the EDC and the output data and determine the error generation of the error detection code according to a combination of the first and the second error detection signals.
Abstract translation: 目的：提供一种用于基于扩展错误检测码的自诊断操作处理装置的错误检测装置和包括错误检测装置的操作处理系统，以通过以下操作来执行自诊断到运算处理电路的代码生成错误或操作错误： 产生错误检测信号。 构成：第一EDC（错误检测编码）检查电路（100a）从操作处理电路接收EDC和二进制输出数据，并输出第一错误检测信号。 第二EDC检查电路（100b）接收EDC和二进制输出数据并输出第二错误检测信号。 EDC检查电路输出一位错误检测信号，而不管EDC和输出数据的长度如何，并根据第一和第二错误检测信号的组合确定错误检测码的错误产生。
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公开(公告)号：KR101934713B1
公开(公告)日：2019-03-18
申请号：KR1020160137439
申请日：2016-10-21
Applicant: 조선대학교산학협력단
Inventor： 이정아 , 아리핀투바 , 하싼압두스사미 , 호세인무라디안사드로우디
IPC: G06F7/501
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Patent Agency Ranking
公开(公告)号：KR101929964B1
公开(公告)日：2019-03-14
申请号：KR1020160138097
申请日：2016-10-24
Applicant: 조선대학교산학협력단
Inventor： 이정아 , 아리핀투바 , 하싼압두스사미 , 호세인무라디안사드로우디
IPC: G06F7/501
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公开(公告)号：KR20180043962A
公开(公告)日：2018-05-02
申请号：KR20160137438
申请日：2016-10-21
Applicant: 조선대학교산학협력단
Inventor： 이정아 , 아리핀투바 , 하싼압두스사미 , 호세인무라디안사드로우디
IPC: G06F7/501
Abstract: 본발명은어림가산기회로및 디지털신호처리장치에관한것으로, 보다구체적으로는 6개의트랜지스터만으로총 에러거리가 '3'인캐리아웃신호및 합신호를출력할수 있는어림가산기회로및 그어림가산기회로가집적된디지털신호처리장치에관한것이다.
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18.发明公开미디어 볼륨 제어프로그램이 저장된 컴퓨터로 읽을 수 있는 기록 매체, 그 프로그램이 설치된 스마트 기기, 웹 어플리케이션 서버, 데이터 베이스 서버, 미디어 볼륨 제어 시스템 및 방법 有权计算机可读记录媒体媒体音量控制程序，智能设备，WEB应用服务器，数据库服务器，媒体音量控制系统和方法
公开(公告)号：KR1020150109657A
公开(公告)日：2015-10-02
申请号：KR1020140032679
申请日：2014-03-20
Applicant: 조선대학교산학협력단
Abstract: 본발명은미디어볼륨제어프로그램이저장된컴퓨터로읽을수 있는기록매체, 그프로그램이설치된스마트기기, 웹어플리케이션서버, 데이터베이스서버, 미디어볼륨제어시스템및 방법에관한것으로, 보다구체적으로는미디어프로그램이실행되고있는스마트기기가위험지역으로진입할때, 미디어프로그램의볼륨을낮춰보행자의안전보행을도모할수 있게한 미디어볼륨제어프로그램이저장된컴퓨터로읽을수 있는기록매체, 그프로그램이설치된스마트기기, 웹어플리케이션서버, 데이터베이스서버, 미디어볼륨제어시스템및 방법에관한것이다.
Abstract translation: 本发明涉及一种存储媒体卷控制程序的计算机可读记录介质，具有程序的智能设备，web应用服务器，数据库服务器，媒体卷控制系统及其方法，更具体地，涉及一种 存储媒体音量控制程序的计算机可读记录介质，具有程序的智能设备，web应用服务器，数据库服务器，媒体音量控制系统及其方法，能够通过减少行人来促进行人的安全行走 当执行媒体程序的智能设备进入危险区域时媒体程序的音量。
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公开(公告)号：KR1020150021696A
公开(公告)日：2015-03-03
申请号：KR1020130098972
申请日：2013-08-21
Applicant: 조선대학교산학협력단
Inventor： 이정아 , 아크바르무하마드알리
Abstract: 본 발명은 자가 검사 전 가산기 및 그 전 가산기를 포함하는 자가 검사 캐리 선택 가산기에 관한 것으로, 보다 구체적으로는 연산 결과에 영향을 미치지 않으면서 간단한 구성으로 오류 발생 여부를 자가 검사할 수 있고, 복수 비트의 입력에 대해 전 가산 연산을 수행할 때 오류가 발생한 전 가산기의 위치 탐지가 가능하여 고장이 발생한 전 가산기만을 빠르게 복구할 수 있으며, 하나의 리플 캐리 가산기만으로도 간단하게 캐리 선택 가산 연산을 수행할 수 있는 자가 검사 전 가산기 및 그 전 가산기를 포함하는 자가 검사 캐리 선택 가산기에 관한 것이다.
Abstract translation: 本发明涉及一种自检全加器和一个自检进位选择加法器，包括自检全加器，更具体地说，涉及一个自检全加器和一个自检进位选择加法器， 检查全加器能够以简单的组合检查故障，而不管计算结果如何; 检测具有故障的全加器的位置，并且执行用于多位输入的全加器计算时快速恢复具有故障的全加器; 并通过使用一个纹波进位加法器简单地执行进位选择加法运算。 本发明包括全加器模块和故障检查模块。
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公开(公告)号：KR101400809B1
公开(公告)日：2014-05-29
申请号：KR1020120059143
申请日：2012-06-01
Applicant: 조선대학교산학협력단
IPC: H03K19/173 , G06F11/07
Abstract: 본 발명은 오류허용이 가능하며, 스템셀을 통해 부분 재구성이 가능한 자가 치유 생체 모사형 오류허용 FPGA에 관한 것이다. 본 발명에 따른 FPGA는 제1 함수 및 제2 함수를 입력받아 미리 저장된 에러검출코드와 생성된 에러검출코드 신호를 비교하여 내부의 일시오류 또는 영구오류를 검출하는 복수의 연산 유닛, 연산 유닛과 연결되며, 연산 유닛에 영구오류가 발생할 경우 영구오류가 발생된 연산 유닛의 기능을 대체하며, 부분적으로 재구성이 가능한 적어도 하나의 스템셀, 각각의 스템셀과 복수의 연산 유닛이 일렬로 연결되어 배치되는 연산블록, 복수의 연산블록이 가로방향 또는 세로방향으로 배열되는 복수의 연산타일 및 복수의 연산타일 중 적어도 2개 이상의 연산타일에서 영구오류가 발생되면 영구오류가 검출된 연산타일의 우선순위를 설정하여 우선순위별로 영구오류가 치유되도록 제어하는 오류허용코어를 포함할 수 있다.
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