公开(公告)号：KR1020060006430A

公开(公告)日：2006-01-19

申请号：KR1020040055462

申请日：2004-07-16

Applicant: 학교법인 포항공과대학교

Inventor： 최석우 ,  박홍준

IPC: G11C7/00

CPC classification number: H04L5/20 ,  H04L25/14 ,  H04L25/4923

Abstract: 본 발명은 3개의 데이터를 4개의 신호선에 차동적으로 전송하는 4개 신호선을 이용한 3개 데이터의 전류모드 차동 전송 방법 및 시스템에 관한 것이다.
이를 위한 본 발명은, 소정의 데이터를 신호선에 차동적으로 전송하는 방법에 있어서, 4개의 신호선을 2개의 신호선 쌍(1a, 1b)(2a, 2b)으로 나누고 각 신호선 쌍에 한개씩의 데이터(첫번째 데이터, 두번째 데이터)를 각각 차동 방식으로 전송하는 단계; 다른 1개의 데이터(세번째 데이터)를 상기 두 신호선 쌍(1a, 1b)(2a, 2b)의 공통모드 전류를 각각 차동적으로 변동시켜 전송하는 단계;를 포함하는 것을 특징으로 한다.

公开(公告)号：KR1020050006885A

公开(公告)日：2005-01-17

申请号：KR1020030046864

申请日：2003-07-10

Applicant: 학교법인 포항공과대학교

Inventor： 장영찬 ,  배승준 ,  박홍준

IPC: H03K5/00

CPC classification number: H03K5/1565

Abstract: PURPOSE: A circuit for correcting the digital duty cycle for a multi-phase clock and a method for the same are provided to correct the duty cycle of the overall clock by changing the falling edge of the clock without changing the rising edge of the clock. CONSTITUTION: A circuit for correcting the digital duty cycle for a multi-phase clock includes a rising clock generating unit(120), a falling clock generating unit(130) and a clock delay unit(140). The rising clock generating unit detects the rising edge of the inputted clock and generates the rising edge of the duty cycle correction clock. The falling clock generating unit detects the rising edge of the clock with 180 degrees shift from the inputted clock and generates the falling edge of the duty cycle correction clock. And, the clock delay unit inputs the inputted clock with 180 degree shift into the falling clock generating unit.

Abstract translation: 目的：提供用于校正多相时钟的数字占空比的电路及其方法，用于通过改变时钟的下降沿来校正总体时钟的占空比，而不改变时钟的上升沿。 构成：用于校正多相时钟的数字占空比的电路包括上升时钟产生单元（120），下降时钟产生单元（130）和时钟延迟单元（140）。 上升时钟发生单元检测输入时钟的上升沿，并产生占空比校正时钟的上升沿。 下降时钟发生单元从输入时钟以180度的偏移量检测时钟的上升沿，并产生占空比校正时钟的下降沿。 并且，时钟延迟单元将输入的时钟以180度移位输入到下降时钟发生单元。

公开(公告)号：KR100413529B1

公开(公告)日：2003-12-31

申请号：KR1020000070631

申请日：2000-11-25

Applicant: 학교법인 포항공과대학교

Inventor： 박홍준 ,  이상훈

IPC: G06F7/52

CPC classification number: G06F7/5336 ,  G06F7/4824

Abstract: A digital multiplication apparatus and method adopting redundant binary arithmetic is provided. In this digital multiplication apparatus, when two numbers X and Y are multiplied using a radix-2k number system, a data converter data-converts the m-bit number Y into m/k digit data D (=Dm/k-1Dm/k-2 . . . Di . . . DiDo). A partial product calculator converts each of the digits Di of the number Y converted by the data converter into a combination of the coefficients of a fundamental multiple, multiplies the combination by the number X, and outputs the product as a redundant binary partial product. A redundant binary adder sums the partial products for all of the digits of the converted number Y. A redundant binary (RB)-normal binary (NB) converter converts the redundant binary sum into a normal binary number and outputs the converted normal binary sum as the product of the two numbers. Therefore, even when the radix extends, the burden upon hardware can be minimized. Also, many systems having multipliers serving as important components can be more simply constructed.

Abstract translation: 提供了一种采用冗余二进制算术的数字乘法装置和方法。 在该数字乘法装置中，当使用基-2k数字系将两个数X和Y相乘时，数据转换器将m位数Y转换为m / k位数据D（= Dm / k-1Dm / k -2 ... Di.DiDo）。 部分乘积计算器将由数据转换器转换的数字Y的每个数字Di转换为基本倍数的系数的组合，将该组合乘以数字X，并将该乘积作为冗余二进制部分乘积输出。 冗余二进制加法器对转换后的数字Y的所有数字的部分乘积进行求和。冗余二进制（RB） - 正常二进制（NB）转换器将冗余二进制数转换为正常二进制数，并将转换后的标准二进制和输出为 这两个数字的乘积。 因此，即使基数扩展，硬件的负担也可以减到最小。 而且，许多具有乘法器作为重要部件的系统可以更简单地构造。

公开(公告)号：KR100355302B1

公开(公告)日：2002-10-11

申请号：KR1020000012842

申请日：2000-03-14

Applicant: 학교법인 포항공과대학교

Inventor： 박홍준 ,  이상훈

IPC: H03K21/08

Abstract: 본 발명은 주파수 분주기에 관한 것으로서, 특히 입력 클럭 주파수의 분주할 비율을 프로그래밍 가능한 주파수 분주기를 구성하는 플립플롭의 구성을 단순화시켜 동작 속도를 높이기 위한 프로그램 가능한 고속의 주파수 분주기에 관한 것이다.
본 발명에 의하면 주파수 분주기를 구성하는 계수기의 플립플롭 중에서 최하위 유효자리의 플립플롭을 포함하는 하위 유효자리의 플립플롭의 구조를 단순화시킴으로써, 계수기의 동작 속도를 빠르게 향상시켜 주파수 분주기에서 분주할 수 있는 입력 클럭의 주파수의 한계를 높일 수 있는 효과가 있다

公开(公告)号：KR100674953B1

公开(公告)日：2007-01-26

申请号：KR1020050011016

申请日：2005-02-05

Applicant: 학교법인 포항공과대학교 ,  삼성전자주식회사 ,  포항공과대학교 산학협력단

Inventor： 손영수 ,  배승준 ,  박홍준 ,  최정환

IPC: G11C7/12

CPC classification number: H04L25/03038 ,  H04L7/0058

Abstract: 디지털 보정을 사용해 수신기의 오프셋 전압을 제거하고, 데이터와 클록 사이의 스큐를 제거하고, 등화 계수 설정을 통해 채널 간 간섭을 제거하는 등화 수신기가 개시된다. 본 발명에 따른 등화 수신기는 데이터를 전송하기 전에 초기 설정 모드에서 송신단에서 보낸 특정 데이터 패턴의 수신단 입력값을 샘플하여 현재와 이전의 데이터를 비교하여 등화 계수를 설정한다.
등화 수신기, DRAM, 인터페이스

公开(公告)号：KR1020060013206A

公开(公告)日：2006-02-09

申请号：KR1020040062078

申请日：2004-08-06

Applicant: 학교법인 포항공과대학교

Inventor： 남장진 ,  박홍준

IPC: H04L7/033

CPC classification number: H04L7/027 ,  H03L7/0805 ,  H03L7/0995 ,  H04L7/0087 ,  H04L7/0276 ,  H04L7/046

Abstract: 본 발명은 버스트 모드에서 전송 데이터로부터 클럭 정보 및 데이터 정보를 추출하는 클럭 데이터 복원회로에 관한 것이다.
본 발명에 의한 버스트 모드(burst-mode) 클럭 데이터 복원장치는 클럭에 동기된 데이터 처리를 위하여 전송데이터로부터 클럭 정보 및 데이터 정보를 추출하는 버스트 모드(Burst-mode) 클럭 데이터 복원회로(Clock Data Recovery: CDR)에 있어서, 입력데이터의 천이가 발생하게 되면, 클럭주기의 반주기마다 반전신호(Dco)를 생성하고 연속되는 DC입력에 대해서는 상기 반전신호(Dco)는 'High' 값을 유지하는 데이터율 보정회로; 상기 데이터율 보정회로와 직렬로 연결되어 상기 반전신호(Dco)에 의해 동작이 제어되는 게이티드-전압제어발진기(GVCO); 및 상기 반전신호(Dco)로부터 입력데이터율을 검출한 후, 소정비트의 디지털 코드 값을 조정하여 상기 데이터율 보정회로의 지연소자와 상기 게이티드-전압제어발진기(GVCO)의 동작주파수가 입력데이터율과 같아지도록 제어하는 데이터율 검출회로;를 포함하고, 상기 게이티드-전압제어발진기(GVCO), 상기 데이터율 보정회로의 지연소자 및 상기 데이터율 검출회로는 PLL(phase locked loop) 루프로부터 출력되는 제어전압(Vcont)를 인가 받는 것을 특징으로 한다.

Abstract translation: 提供了一种突发模式时钟数据恢复电路，用于从发送的数据中提取时钟信息和数据信息，以处理与时钟同步的数据。 电路包括比特率校正器，其在产生输入数据的转换时在时钟的每半个周期产生反相信号，反相信号相对于连续DC输入维持“高”值，第一门控电压控制 振荡器串联连接到比特率校正器，其操作根据反相信号进行控制，比特率检测器根据反相信号检测输入比特率，调整预定比特的数字码值，并控制 比特率校正器和第一门控电压控制振荡器的延迟线的工作频率与输入比特率相同。 第一门控电压控制振荡器，比特率校正器的延迟线和比特率检测器接收从锁相环输出的控制电压。

公开(公告)号：KR1020060013205A

公开(公告)日：2006-02-09

申请号：KR1020040062077

申请日：2004-08-06

Applicant: 학교법인 포항공과대학교

Inventor： 남장진 ,  박홍준

IPC: G11C11/40 ,  G11C11/4076 ,  G11C8/00 ,  H03K5/00

CPC classification number: H03L7/0814 ,  H03K5/1565 ,  H03L7/0805 ,  H03L7/0807 ,  G11C7/222 ,  G11C11/4076

Abstract: Provided is a digital duty cycle corrector for a multi-phase clock application which includes a flip-flop receiving a signal having a first clock cycle as an input and generating a reference signal having a cycle twice the first clock cycle, a duty corrector generating a signal having a second clock cycle that is half the cycle of the reference signal, from the reference signal, a duty detector measuring an amount of a duty error of the second clock cycle signal and generating a digital code value to control a duty cycle of the second clock cycle signal becomes 50%, and a phase inverter inverting a phase of the second clock cycle signal by 180° such that a rising edge of the second clock cycle signal is always fixed constantly regardless of a duty cycle correction operation.

公开(公告)号：KR1020060013204A

公开(公告)日：2006-02-09

申请号：KR1020040062076

申请日：2004-08-06

Applicant: 학교법인 포항공과대학교

Inventor： 장영찬 ,  박홍준

IPC: G11C8/00 ,  G11C7/22 ,  G11C7/00

CPC classification number: G11C7/222 ,  G11C11/4076 ,  H03K5/13 ,  H03L7/0812 ,  H03L7/085

Abstract: 본 발명은 펄스 폭 제어 과정에서 입력 신호의 위상 정보를 일정하게 유지시키고, 디지털 방식을 이용하여 보정하는 펄스 폭 제어 루프 회로에 관한 것이다.
본 발명에 의한 디지털 방식의 펄스 폭 제어 루프 회로는 입력 클럭 신호(ck_A)의 펄스 폭을 조절하면서 클럭 신호를 발생시키는 클럭 발생기; 상기 클럭 발생기로부터 출력된 클럭 신호(ck_C)와 출력 구동 클럭(clk_out) 사이에 위치하여 출력에 큰 커패시터 부하를 구동시키는 클럭 구동부; 상기 입력 클럭 신호(ck_A)와 상기 출력 구동 클럭 신호(clk_out)의 펄스 폭 정보를 각각 측정하고 비교하여 이를 디지털 코드로 변환하여 펄스 폭 정보를 출력하는 펄스 폭 비교기; 및 상기 입력 클럭 신호(ck_A)와 상기 출력 구동 클럭 신호(clk_out)의 펄스 폭이 동일해 지도록 상기 입력 클럭 신호(ck_A)보다 소정시간 지연된 클럭 신호(ck_B)를 출력하는 클럭 지연 블록;을 포함하고, 상기 펄스 폭 비교기의 디지털 코드에 의해 상기 클럭 지연 블록을 제어하는 것을 특징으로 한다.
본 발명에 의하면, 펄스 폭의 보정 과정에서 입력 신호에 대해 출력 구동신호의 위상 정보가 변하지 않으며, 펄스 폭 제어 루프는 디지털 방식으로 제어함으로 루프의 안정성 문제를 쉽게 해결 가능하고, 전력 절전 상태에서도 펄스 폭의 정보를 기억 가능하도록 한다.

公开(公告)号：KR1020040033856A

公开(公告)日：2004-04-28

申请号：KR1020020063139

申请日：2002-10-16

Applicant: 학교법인 포항공과대학교

Inventor： 박홍준 ,  손영수

IPC: H04L27/00

CPC classification number: H04L25/03878

Abstract: PURPOSE: A receiver using a look ahead decision feedback equalizing method is provided to increase a time margin and a voltage margin of a received signal by compensating attenuation of an RF element. CONSTITUTION: A receiver using a look ahead decision feedback equalizing method includes an equalizing block(110), a clock synthesizer(130), an over-sampler(120), a MUX block(140), and a phase decision unit(150). The equalizing block(110) is used for receiving signals according a decided result of input data and amplifying RF elements of external input data. The clock synthesizer(130) is used for receiving external input clocks synchronized with the external input data and outputting a plurality of sampling clocks having position correction values of sampling clocks. The over-sampler(120) is synchronized with phases of the sampling clocks to perform an over-sampling process for an output of the equalizing block. The MUX block(140) is used for outputting selectively decided result signal data of output signals of the over-sampler according to decided result signals of the previous input data. The phase decision unit(150) decides the position correction values of the sampling clocks by using output data of the MUX block.

Abstract translation: 目的：提供使用前瞻决策反馈均衡方法的接收机，通过补偿RF元件的衰减来增加接收信号的时间裕度和电压余量。 构成：使用前瞻决策反馈均衡方法的接收机包括均衡块（110），时钟合成器（130），过采样器（120），MUX块（140）和相位判定单元（150） 。 均衡块（110）用于根据输入数据的确定结果接收信号并放大外部输入数据的RF元件。 时钟合成器（130）用于接收与外部输入数据同步的外部输入时钟，并输出具有采样时钟的位置校正值的多个采样时钟。 过采样器（120）与采样时钟的相位同步，以对均衡块的输出执行过采样处理。 MUX块（140）用于根据先前输入数据的确定结果信号输出选择性地确定过采样器的输出信号的结果信号数据。 相位判定单元（150）通过使用MUX块的输出数据来决定采样时钟的位置校正值。

公开(公告)号：KR1020010016767A

公开(公告)日：2001-03-05

申请号：KR1019990031858

申请日：1999-08-03

Applicant: 학교법인 포항공과대학교

Inventor： 박홍준 ,  김진천

IPC: H03K3/356

Abstract: PURPOSE: A current sensing type CMOS flip-flop is provided to decrease the number of gate terminals input and output terminals and control the width of respective transistor in inversion/non-inversion outputs, thereby realizing the fast converting function of respective output signal in symmetrical state and decreasing consumption power and size. CONSTITUTION: The current sensing type CMOS flip-flop having a fast output converting function comprises a non-inversion output part(34), a current sensing amplifying part(36) and an inversion output part(38). In the non-inversion output part(34), a gate of a PMOS transistor(P5) is connected to a precharge node(/s), the transistor(P5) and NMOS transistors(N7,N8) are serially connected between a VDD and a ground, a clock(CK) is input to a gate of the transistor(N7) and an input signal(D) is output from a drain of the transistor(P5). The current sensing amplifying part(36) comprises precharge nodes(/S,/R) for maintaining the level of the signal(D) and inversion/non-inversion levels if the level of the clock(CK) is the VDD. In the inversion output part(38), a gate of a PMOS transistor(P6) is connected to the precharge node(/R), the transistor(P6) and NMOS transistors(N9,N10) are serially connected between the VDD and the ground, the clock(CK) is input to a gate of the transistor(N9) and an inversion input signal(/D) is output from a drain of the transistor(P6).

Abstract translation: 目的：提供电流检测型CMOS触发器，以减少栅极端子输入和输出端子的数量，并控制反相/非反相输出中相应晶体管的宽度，从而实现对称的各个输出信号的快速转换功能 国家和消费能力和规模的下降。 构成：具有快速输出转换功能的电流检测型CMOS触发器包括非反相输出部分（34），电流检测放大部分（36）和反相输出部分（38）。 在非反相输出部分（34）中，PMOS晶体管（P5）的栅极连接到预充电节点（/ s），晶体管（P5）和NMOS晶体管（N7，N8）串联连接在VDD 并且接地时钟（CK）被输入到晶体管（N7）的栅极，并且输入信号（D）从晶体管（P5）的漏极输出。 如果时钟（CK）的电平为VDD，则电流感测放大部分（36）包括用于保持信号（D）的电平和反相/非反相电平的预充电节点（/ S / R）。 在反相输出部分（38）中，PMOS晶体管（P6）的栅极连接到预充电节点（/ R），晶体管（P6）和NMOS晶体管（N9，N10）串联连接在VDD和 接地时钟（CK）被输入到晶体管（N9）的栅极，反相输入信号（/ D）从晶体管（P6）的漏极输出。