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公开(公告)号：KR1019980082292A
公开(公告)日：1998-12-05
申请号：KR1019970017109
申请日：1997-05-02
IPC: H03H17/02
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
본 발명은 고속 디지털 변조용 유한 임펄스 응답 필터에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 하나의 롬을 사용한 종래의 유한 임펄스 응답 필터 회로를 1/2 크기의 롬을 2개 사용한 유한 임펄스 응답 필터를 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은, 디지털 변조용 유한 임펄스 응답 필터는, 하나의 롬으로부터 2번 읽어낸 내적 결과를 더하여 필터의 출력을 계산하는 대신에, 종래의 롬을 1/2로 분할한 2개의 롬으로부터 동시에 읽어낸 2개의 내적 결과를 직접 더하여 필터의 출력을 계산함으로써 하드웨어 자원의 사용을 증가시키지 않고 2배의 처리속도를 갖는다.
4. 발명의 중요한 용도
본 발명은 광대역 디지털 통신의 변조용 필터에 이용됨.-
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公开(公告)号：KR1019970011794B1
公开(公告)日：1997-07-16
申请号：KR1019940030896
申请日：1994-11-23
Applicant: 한국전자통신연구원
IPC: H04L23/02
CPC classification number: G06F17/14
Abstract: A hardamard transformer in order to increase the integration using the memory cell. The said transformer consists of a counter(1), three adding/subtraction block(2,3,4), a memory device(6) where stores the output of subtraction device(d), a memory device address generating means(7), and comparator(5).
Abstract translation: 为了增加使用存储单元的集成度，硬卡变压器。 所述变压器包括计数器（1），三个加/减块（2,3,4），存储装置（6），存储减法装置（d）的输出，存储装置地址产生装置（7） ，和比较器（5）。
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公开(公告)号：KR1019970024633A
公开(公告)日：1997-05-30
申请号：KR1019950034132
申请日：1995-10-05
IPC: H03M13/00
Abstract: 구속장인 K인 비터기 복호기의 설계시에, 그 부품으로 상태 메트릭연산 블럭이 사용된다.
구속장이 K일때, 2
K-1 개의 상태 메트릭이 존재하는데, 상태 메트릭연산은 기존의 2
K-1 개 상태 메트릭으로부터 새로운 2
K-1 개 상태 메트릭을 생성시키는 것이다.
일반적으로 상태 메트릭 연산 블럭의 구현 방법은 기존의 상태 메트릭을 저장하는 메모리와 새로운 상태 메트릭을 저장하는 메모리등 2개의 메모리를 사용하는 구조를 이용하는 것이다.
설계면적의 효과적인 사용을 위하여 한개의 메모리만을 이용한 상태 메트릭 연산 블럭의 구조 및 메모리 번지 운용방법이 고안되고 있으며, 본 발병은 구현방법의 일환으로 메모리 번지 발생기, 지연 소자를 사용한 쓰기 메모리 번지 생성기, 파이프 라인 방식의 ACS(add-compare-select) 출력 처리기 등을 구현하였다.
본 발명의 장점은 지연 소자를 사용한 쓰기 메모리 번지 생성기 및 파이프 라인 방실의 ACS 출력 처리기로 상태 메트릭 연산블럭을 구현함으로써, 구조가 간단하며, 설계면적대비 수행속도의 손실이 없다는 점이다.-
公开(公告)号：KR100237380B1
公开(公告)日：2000-01-15
申请号：KR1019970024949
申请日：1997-06-16
IPC: H03M1/00
CPC classification number: G06T1/60
Abstract: 본 발명은 디지털 변조용 나이퀴스트(Nyquist) FIR 필터에 관한 것으로, 하나의 ROM을 사용한 기존의 필터 방식과는 달리, 1/2 크기의 2개의 ROM을 사용하고 각 ROM의 출력 수를 증가시켜 필터의 동작 주피수를 증가시키지 않고 변조 속도를 향상시키는 방법에 관한 것이다. 따라서 본 발명은 고속의 변조 처리가 요구되는 광대역 디지털 통신의 변조기용 필터 설계에 유용한 구조를 제공한다.
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Patent Agency Ranking
公开(公告)号：KR100236932B1
公开(公告)日：2000-01-15
申请号：KR1019970034596
申请日：1997-07-23
Applicant: 한국전자통신연구원
IPC: G06F7/00
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
본 발명은 소비전력 감소를 위한 데이터 할당 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 대규모직접회로(VLSI)의 레지스터에 데이터를 할당하는 기술을 구현할 때 매 클럭마다 레지스터의 데이터가 변화하는 것을 줄임으로써 전력 소모를 줄이고, 역방향 연결선을 없애 설계 면적을 줄일 수 있는 데이터 할당 방법을 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은, 입력 레지스터의 갯수를 선택할 수 있으므로 효율적인 데이터 할당이 가능하고, 레지스터에 저장되는 데이터 값 변화(클럭의 스위칭)를 줄임으로써 전력 소모를 최소화하며, 순방향만으로 연산이 진행되기 때문에 역방향 연결선을 사용할 필요가 없고, 동일 집단내의 레지스터로만 데이터를 이동시키기 때문에 연결선의 복잡도를 줄일 수 있다.
4. 발명의 중요한 용도
본 발명은 레지스터에 데이터를 할당하는데 이용됨.-
公开(公告)号：KR1019990011491A
公开(公告)日：1999-02-18
申请号：KR1019970034596
申请日：1997-07-23
Applicant: 한국전자통신연구원
IPC: G06F7/00
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
본 발명은 소비전력 감소를 위한 데이터 할당 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 대규모직접회로(VLSI)의 레지스터에 데이터를 할당하는 기술을 구현할 때 매 클럭마다 레지스터의 데이터가 변화하는 것을 줄임으로써 전력 소모를 줄이고, 역방향 연결선을 없애 설계 면적을 줄일 수 있는 데이터 할당 방법을 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은, 입력 레지스터의 갯수를 선택할 수 있으므로 효율적인 데이터 할당이 가능하고, 레지스터에 저장되는 데이터 값 변화(클럭의 스위칭)를 줄임으로써 전력 소모를 최소화하며, 순방향만으로 연산이 진행되기 때문에 역방향 연결선을 사용할 필요가 없고, 동일 집단내의 레지스터로만 데이터를 이동시키기 때문에 연결선의 복잡도를 줄일 수 있다.
4. 발명의 중요한 용도
본 발명은 레지스터에 데이터를 할당하는데 이용됨.-
公开(公告)号：KR100150279B1
公开(公告)日：1998-11-02
申请号：KR1019950051479
申请日：1995-12-18
Applicant: 한국전자통신연구원
IPC: H04B1/7085 , H04B1/709
CPC classification number: H04B1/7085 , Y10S331/02
Abstract: 본 발명은 코드확산통신시스템의 수신기에서의 코드 추적기에 관한 것이다. 종래의 DDL 코드 추적기는 고정된 코드 시간을 사용함으로써 근접 다중경로가 자주 발생하는 도심 환경이나 이동체의 빠른 속도로 인한 경로의 변화율이 큰 경우, 효율적인 코드 추적을 행하지 못하는 단점이 있다. 또한 기존의 DDL의 경우 사용하는 코드의 지연 시간에 따라서, 코드 오류에 의한 루프 에너지 검출 영역의 선형 구간이 제한되어 있는 문제점이 있었다. 이를 해결하기 위해 본 발명은 여러개의 코드시간을 사용하여 추적루프의 에너지 검출 영역의 선형 구간을 확대하기 위한 DDLL(Double Delay-Locked Loop) 코드 추적기를 제공하고, 또한, 끊임없이 변화하는 수신 환경의 변화에 따라서 앞선 시간 코드와 지연 시간 코드의 차이를 가변적으로 사용하여, 수신 경로의 변화율이 큰 경우에도 효율적인 코드 추적을 수행할 수 있는 가변 시구간 코드 추적기(Variable Delay-Locked Loop code tracking loop)를 제공한 것이다. 따라서, 본 발명은 코드 추적기의 성능 개선은 코드확산 무선 통신 시스템의 수신기 성능 향상시키고, 또한 수신기의 구조를 간단하게 할 수가 있는 것이다.
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公开(公告)号：KR1019960008222B1
公开(公告)日：1996-06-20
申请号：KR1019930027856
申请日：1993-12-15
Applicant: 한국전자통신연구원
IPC: H03H17/00
Abstract: two T/N bit shift registers (23,24) which input I_ data and Q_ data by CK(2N)B; two T/2N bit MUX (25,26) which input I_ data and Q_ data into the addresses of the integrating coefficient ROM; two integrating coefficient ROM (27,28) which store the result of integrating subgroup N, N*2T/2N; a (B+1) bit adder (29) which adds the output of the ROM (27,28); a A bit register (30) which stores the output of the (B+1) bit adder (29) by CK1B; a CK1,which is the system clock of CDMA base division.
Abstract translation: 两个T / N位移位寄存器（23,24），其通过CK（2N）B输入I_数据和Q_数据; 将I_数据和Q_数据输入到积分系数ROM的地址的两个T / 2N位MUX（25,26） 存储积分子组N，N * 2T / 2N的结果的两个积分系数ROM（27,28）; 一个加上ROM（27,28）的输出的（B + 1）位加法器（29）; 存储（B + 1）位加法器（29）的输出由CK1B存储的A位寄存器（30） 一个CK1，它是CDMA基站的系统时钟。
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