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公开(公告)号：KR1019950005940B1
公开(公告)日：1995-06-07
申请号：KR1019920026109
申请日：1992-12-29
IPC: H04L7/00
CPC classification number: G06F11/0757 , G06F1/04 , H04L7/0083
Abstract: The circuit comprises a monitoring clock receiver(1), a counter reset generator(4) for generating a first reset signal in response to the received monitoring clock, a reset signal receiver(2) for receiving a second reset signal and synchronizing the received second reset signal with the monitoring clock or a reference clock, a monitoring counter circuit(5) sampling and counting the reference clock in response to the first and second reset signals to monitor the clock, a NAND logic means(7) outputting the monitored result in response to an output signal from the monitoring counter if a clock error is determined according to the monitored result, and an output hold circuit(16) holding the monitored result from the NAND logic device when the monitoring clock is abnormal.
Abstract translation: 该电路包括监视时钟接收器（1），用于响应接收到的监控时钟产生第一复位信号的计数器复位发生器（4），复位信号接收器（2），用于接收第二复位信号并同步所接收的第二 具有监视时钟或参考时钟的复位信号，监视计数器电路（5）响应于第一和第二复位信号对参考时钟进行采样和计数以监视时钟; NAND逻辑装置（7）将监视结果输出 响应来自监控计数器的输出信号，如果根据监视结果确定时钟误差，以及输出保持电路（16），当监视时钟异常时，保持来自NAND逻辑器件的监视结果。
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公开(公告)号：KR1019940017397A
公开(公告)日：1994-07-26
申请号：KR1019920026109
申请日：1992-12-29
IPC: H04L7/00
Abstract: 본 발명은 필릅플롭과 카운터를 이용하여 디지탈 회로팩 내부의 클럭이나 데이터 전송에 사용되어지는 송신 또는 수신 클럭의 정확한 감시를 통하여 클럭의 에러를 신속하게 감지하여 에러를 처리하므로서 장애 발생에 대한 파급 효과를 극소화 하는데 그 목적이 있다.
감시하고자 하는 클럭의 감시클럭 수신부, 카운터 리셋 발생기, 리셋 신호 수신기, 기준 클럭 수신기, 감시 카운터회로, NAND 논리수단, 출력유지 회로로 구성되어 클럭을 감시한다.
디지탈 전송장치나 통신 시스템에 사용되어지는 클럭의 에러유무를 사용자의 에러 카운터의 정의에 따라 에러 감지의 속도를 조정 가능하며, 수신부에서의 정확한 에러 감지가 신속하게 이루어져 클럭 장애에 대한 파급 효과를 극소화 하는데 효과가 있다.-
公开(公告)号：KR100243390B1
公开(公告)日：2000-02-01
申请号：KR1019970069542
申请日：1997-12-17
Applicant: 한국전자통신연구원
IPC: H04L12/28
Abstract: 본 발명은 ATM 스위치에서의 효율적인 프로세서 요소 장치에 관한 것으로서, 자기 이차원 라운드-로빈 방식과 일반화된 대각선 생성을 기초로 하고 있는 비약 방식 스케쥴링 알고리즘인 자기점화 셀 스케쥴링(SFCS)에서 셀 스케쥴링을 위한 일반 대각선을 생성하기 위한 프로세서 요소들에서 전송 요청 신호에 래치를 이용하여 자신의 이전 상태를 저장하도록 하여, 입력 버퍼모듈과 셀 스케쥴러 사이의 대역폭을 불필요하게 낭비하는 현상을 해결함으로써, 입력 버퍼형 고속 ATM 스위치에 있어서 입력 버퍼 모듈과 셀 스케쥴러 간의 불필요한 대역폭 낭비를 줄여 성능 향상을 이룰 수 있으며, 테라(Tera)급 고속 ATM 스위치에도 적용이 용이하며, 또한 단 시간에 많은 정보를 여러곳으로 보내는 고속 스위치를 사용하는 분야에는 모두 적용이 가능한 효과가 있� �.
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公开(公告)号：KR1019990050423A
公开(公告)日：1999-07-05
申请号：KR1019970069542
申请日：1997-12-17
Applicant: 한국전자통신연구원
IPC: H04L12/28
Abstract: 본 발명은 ATM 스위치에서의 효율적인 프로세서 요소 장치에 관한 것으로서, 자기 이차원 라운드-로빈 방식과 일반화된 대각선 생성을 기초로 하고 있는 비약 방식 스케쥴링 알고리즘인 자기점화 셀 스케쥴링(SFCS)에서 셀 스케쥴링을 위한 일반 대각선을 생성하기 위한 프로세서 요소들에서 전송 요청 신호에 래치를 이용하여 자신의 이전 상태를 저장하도록 하여, 입력 버퍼모듈과 셀 스케쥴러 사이의 대역폭을 불필요하게 낭비하는 현상을 해결함으로써, 입력 버퍼형 고속 ATM 스위치에 있어서 입력 버퍼 모듈과 셀 스케쥴러 간의 불필요한 대역폭 낭비를 줄여 성능 향상을 이룰 수 있으며, 테라(Tera)급 고속 ATM 스위치에도 적용이 용이하며, 또한 단 시간에 많은 정보를 여러곳으로 보내는 고속 스위치를 사용하는 분야에는 모두 적용이 가능한 효과가 있� �.
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Patent Agency Ranking
公开(公告)号：KR1019990050357A
公开(公告)日：1999-07-05
申请号：KR1019970069476
申请日：1997-12-17
IPC: G06F11/00
Abstract: 본 발명은 밀결합 결함 허용 시스템에서 메모리 버스 확장에 의한 동시 쓰기 이중화 장치에 관한 것으로, 종래에는 시스템 버스를 확장하여 데이터 전송 채널을 구성하므로써, CPU의 종류에 따라 각 시스템 버스가 변경되는 관계로 장시간의 개발 기간이 소요되며, 버스 클럭의 증가 및 버스 프로토콜이 복잡했다. 이에 본 발명은 실시간의 서비스 업무를 수행하는 활성 프로세서 모듈과 대기 프로세서 모듈간의 메모리 내용을 메모리 버스 확장에 의하여 항상 동일하게 유지시킴으로써, 활성 모듈에 장애가 발생할 경우 대기 모듈을 활성화 동작 모드로 변경하여 시스템의 제어 기능을 계속 유지하였으며, 또한 DRAM의 억세스 시간은 60NS 정도로 저속이며(약 16MHz), 메모리 버스의 속도는 이에 종속되므로 구현이 용이하며, CPU 종류 및 고속 시스템 버스와는 무관하게 구현이 가능하므로 CPU 및 시스템버스의 변형 및 클럭의 향상에 따른 변화에도 하드웨어 변경없이 개발이 가능하여 개발기간을 단축할 수 있다. 본 발명에서 이중화 장치를 위하여 메모리 스위치를 이용한 데이터 경로와 이를 소프트웨어로 제어하기 위한 약간의 하드웨어 추가로 구현이 가능하게 하였다.
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公开(公告)号：KR1019970002783B1
公开(公告)日：1997-03-10
申请号：KR1019930030886
申请日：1993-12-29
Applicant: 한국전자통신연구원
IPC: H04L12/40
Abstract: A two steps bus mediator having a counter per the group unit comprising the node and each comparator in the appropriate node. In case that the output of mediator address is same the output of counter, the transmission opportunity is given.
Abstract translation: 具有每个组单元的计数器的两步总线中介器包括节点和适当节点中的每个比较器。 如果调解器地址的输出与计数器的输出相同，则给出传输机会。
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公开(公告)号：KR1019960013966B1
公开(公告)日：1996-10-10
申请号：KR1019920026090
申请日：1992-12-29
IPC: H04L12/28
Abstract: The device includes a transmission counting means(6) for generating a transmitting chance signal, a generating means of frame existence signal(17) for judging and generating the signal in the case of existence of transmitting frame, a generating means of frame existence signal(18) for judging and generating the signal in the case of non-existence of transmitting frame, and a frame transmitting means(19). The method comprises the steps of; performing a frame transmitting procedure continuously, performing a stop of operation of transmitting counter, generating a transmitting signal, and transmitting a frame through a common bus.
Abstract translation: 该装置包括用于产生发送机会信号的发送计数装置（6），用于在存在发送帧的情况下判断和产生信号的帧存在信号（17）的生成装置，帧存在信号的生成装置 18），用于在不存在发送帧的情况下判断和产生信号;以及帧发送装置（19）。 该方法包括以下步骤： 执行帧发送过程，执行发送计数器的操作停止，产生发送信号，以及通过公共总线发送帧。
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公开(公告)号：KR1019940017430A
公开(公告)日：1994-07-26
申请号：KR1019920026090
申请日：1992-12-29
IPC: H04L12/28
Abstract: 본 발명은 공유버스를 사용하는 망에서 토큰을 사용하지 않으면서 모든 노드에게 공정한 프레임 송신 기회를 주면서 2단계의 송신과정을 거쳐 실시간 전송을 요하는 경우에 사용할 수 있는 높은 효율의 매체 접근 방법을 제공하는데 그 목적이 있다.
본 발명은 상기 목적을 달성하기 위해 다수의 노드들이 연결된 공유버스를 사용하고 노드들은 서로 다른 연속된 노드번호를 가지고 있는 망의 근거리 통신방법에 있어서, 노드간 프레임 전송을 위해 프레임존재신호를 발생하는 제1단계와, 상기 프레임 존재 신호가 발생되었을때 다음 노드로 부터의 프레임 송신 신호의 입력이 없는 경우 프레임 송신신호를 발생시켜 프레임을 송신하는 제2단계를 구비하고 있는 것을 특징으로 한다. -
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