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公开(公告)号：KR100258079B1
公开(公告)日：2000-06-01
申请号：KR1019970069476
申请日：1997-12-17
IPC: G06F11/00
CPC classification number: G06F11/2043 , G06F11/2097
Abstract: PURPOSE: A simultaneous write duplexer by a memory bus extension in a tight coupling defect permission system is provided to easily constitute a duplexer by extending a memory bus between a memory controller and a memory, thereby providing the memory bus to a duplexing data channel. CONSTITUTION: The first memory unit(100) is equipped with the first memory(110) which stores information changed and the first memory controller(120) which controls the first memory(110). The second memory unit(200) is equipped with the second memory(210) and the second memory controller(220) which controls the second memory(210). A bus transceiver(300) is respectively installed in the first memory controller(120) and the second memory controller(220). A memory switch unit(400) is equipped with memory switches which set a direction of a memory bus and a memory switch controller which controls the memory switches.
Abstract translation: 目的：通过在紧耦合缺陷许可系统中的存储器总线扩展的同时写双工器被提供以通过在存储器控制器和存储器之间扩展存储器总线来容易地构成双工器，从而将存储器总线提供给双工数据通道。 构成：第一存储器单元（100）配备有存储改变的信息的第一存储器（110）和控制第一存储器（110）的第一存储器控制器（120）。 第二存储器单元（200）配备有控制第二存储器（210）的第二存储器（210）和第二存储器控制器（220）。 总线收发器（300）分别安装在第一存储器控制器（120）和第二存储器控制器（220）中。 存储器开关单元（400）配备有设置存储器总线的方向的存储器开关和控制存储器开关的存储器开关控制器。
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公开(公告)号：KR1019990051279A
公开(公告)日：1999-07-05
申请号：KR1019970070563
申请日：1997-12-19
IPC: H04L12/26
Abstract: 1. 청구범위에 기재된 발명이 속한 기술 분야
본 발명은 ATM 교환기의 셀 처리기 고장감시 방법에 관한 것임.
2. 발명이 해결하고자 하는 기술적 과제
ATM 스위치를 통한 셀 전송의 불능으로 인한 프로세서간 통신의 단절을 유발하는 고장의 신속한 감지로 셀 전송의 연속성을 보장하기 위한 것임.
3. 발명의 해결방법의 요지
본 발명에서 제공하는 방법은 상위 IPC 처리기(SPCA)가 일정 주기로 셀 처리기(CMDA)를 계속적으로 감시하는 제1단계와, 셀 처리기가 상기 주기와 무관하게 자신의 동작 상태를 상기 상위 호스트로 전달하는 제 2 단계를 포함함.
4. 발명의 중요한 용도
상위 운영체계 또는 사용자 프로그램이 셀 처리기의 고장으로 인하여 셀 전송이 불능인 것을 모르고 정보를 전달하고자 할 경우 발생하는 셀의 유실을 막고 연속적인 서비스를 제공해 줄 수 있으므로, 서비스의 연속성 및 고 신뢰성을 보장하고자 하는 통신 제어 시스템에 적용될 수 있음.-
公开(公告)号：KR1019950020143A
公开(公告)日：1995-07-24
申请号：KR1019930027361
申请日：1993-12-11
Applicant: 한국전자통신연구원
IPC: H04L12/28
Abstract: 본 발명은 교환기의 대용량 프로세서간 통신 망 구조를 비롯하여 최대 7레벨 이하의 계층구종를 갖는 범용 망에서 각 IPCU(Inter-Processor Communication Unit)를 연결하는 게이트웨이 노드와 프로세서를 연결하는 프로세서 노드에서의 경로제어 방법에 관한 것으로, 시스템 시동시 각 노드는 자신에게 할당될 노드 및 IPCU 어드레스와 그룹정보, 특성종보를 초기화하여 래치한 후 프레임 수신을 대기하고 있다가 시작 플래그와 함께 메시지 플레임을 수신하는 제1단계; 상기 제1단계 수행후, 강제 삽입된 'O'비트 유무를 검사하여 제거하고 노드 특성을 확인하는 제2단계; 상기 제2단계 수행후, 상위 게이트웨이 노드로 동작하고 있으면 "상위 게이트웨이 노드 경로제어"를 수행하고 경로제어가 계속되면 리턴하고 아니면 종료하는 제3단계; 상기 제2단계 수행후, 하위 게이트웨이 노드로 동작하고 있으면 "하위 게이트웨이 노드 경로제어"를 수행하고 경로 제어가 계속되면 리턴하고 아니면 종료하는 제4단계; 및 상기 제2단계 수행 후, 프로세서 노드로 동작하고 있으면 "프로세서 노드 경로제어"를 수행한 후 경로제어가 계속되면 리턴하고 아니면 종료하는 제5단계;를 포함하여 이루어지는 것을 특징으로 한다.
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公开(公告)号：KR1019990053251A
公开(公告)日：1999-07-15
申请号：KR1019970072852
申请日：1997-12-24
IPC: H04L12/56
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은 통신 포트의 확장이 용이한 독립 통신 포트 링크 장치에 관한 것임.
2. 발명이 해결하고자하는 기술적 요지
본 발명은 하나의 통신 포트 송수신 제어 기능부만의 확장을 통하여 필요한 통신포트를 수용하도록 하여 대용량 교환 분야에 손쉽게 적용할 수 있는 통신 포트의 확장이 용이한 독립 통신 포트 링크 장치를 제공하는데 그 목적이 있다.
3. 발명의 해결 방법의 요지
본 발명은 가입자로부터 수신되는 셀신호들을 상기 프로세서로 송신하기 위한 신호흐름을 제어하는 셀 송신수단; 상기 셀 송신수단으로부터 전달된 신호를 상기 프로세서와 정합시키기 위한 송신 링크수단; 상기 프로세서로부터의 셀신호들을 상기 가입자에게 전송하기 위한 신호 흐름을 제어하는 셀 수신수단; 및 상기 셀 수신수단으로부터 전달된 신호를 상기 가입자와 정합시키기 위한 수신 링크수단을 포함한다.
4. 발명의 중요한 용도
본 발명은 통신 포트 학장시 최소의 하드웨어 변경에 의한 통신 포트를 용이하게 확장하는데 이용됨.-
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Patent Agency Ranking
公开(公告)号：KR1019960011966B1
公开(公告)日：1996-09-06
申请号：KR1019930027361
申请日：1993-12-11
Applicant: 한국전자통신연구원
IPC: H04L12/28
Abstract: receiving a message frame with a start flag by waiting a frame receipt after latching and initializing an assigned node, IPCU(Inter-Processor Communication Unit) address, its group information, and characteristic information of each node with a system driving; checking a presence of forcibly inserted '0' bit to remove and to confirm a node characteristic; extracting an IPCU address from the frame when the node characteristic is lower gateway node to perform "upper gateway node path control" to permit the message frame receipt according to a communication mode, performing a process to wait the frame receipt when a path control is continued; extracting the IPCU address from the frame when the node characteristics is a processor node perform "processor node path control permitted the message frame receipt according to the communication mode by extracting a node address from the frame once again to wait the frame receipt when continuing the path control.
Abstract translation: 通过在系统驱动后锁存和初始化分配的节点，IPCU（处理器间通信单元）地址，其组信息和每个节点的特征信息等待帧接收来接收具有起始标志的消息帧; 检查强制插入的“0”位的存在以去除并确认节点特性; 当节点特性为低级网关节点时，从帧中提取IPCU地址，执行“上网关节点路径控制”，根据通信模式允许消息帧接收，执行路径控制继续等待帧接收的处理 ; 当节点特征为处理器节点时，从帧中提取IPCU地址执行“处理器节点路径控制根据通信模式允许消息帧接收，通过从帧再次提取节点地址以在继续路径时等待帧接收 控制。
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公开(公告)号：KR1019930007474B1
公开(公告)日：1993-08-11
申请号：KR1019900022893
申请日：1990-12-31
IPC: H04M3/22
Abstract: The invention detects the obstruction node and its exact address when there is a obstruction in data signals and control signals. The circuit comprises D-BUS sensing section (16) for detecting an error signal on D-bus and operating an obstructing signal, ASTCLK control section (17) for generating clock signal (ASTCLK1) using a control clock (ASTCCK) and a bus control signal (AST*), counter section (18) for decreasing initial values by clock signal (ASTCLK1) and data latch section (19) for latching a data of counter output by obstruction signal.
Abstract translation: 当数据信号和控制信号中存在阻塞时，本发明检测障碍物节点及其精确地址。 该电路包括用于检测D总线上的误差信号并操作阻塞信号的D-BUS感测部分（16），用于使用控制时钟（ASTCCK）和总线控制产生时钟信号（ASTCLK1）的ASTCLK控制部分（17） 信号（AST *），用于通过时钟信号（ASTCLK1）降低初始值的计数器部分（18）和用于锁存由阻塞信号计数器输出的数据的数据锁存部分（19）。
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公开(公告)号：KR1019950022427A
公开(公告)日：1995-07-28
申请号：KR1019930030886
申请日：1993-12-29
Applicant: 한국전자통신연구원
IPC: H04L12/40
Abstract: 본 발명은 수백개의 노드를 하나의 공유버스를 이용하여 노드간 프레임을 송수신하는 버스운용방식에 있어서 몇개의 그룹별로 나누어 각 그룹마다 하나의 계수기를 두고 해당 그룹내의 노드들에게 개별적인 비교기를 두어 각 아비트레이션 주소와 계수기의 출력값이 동일한 경우 전송기회를 주는 것을 특징으로 하는 버스아비트레이션에 관한 것으로, 각 노드마다 전송계수기를 두는 종래의 방식과는 달리 일정 그룹별로 하나의 계수기를 두고 해당 그룹내의 각 노드마다 개별적인 비교기를 두어 하드웨어적인 부피를 줄였으며, 노드간의 버스점유대기시간을 줄이기 위하여 버스점유예약기와 버스점유기로 버스 아비트레이션 과정을 분류하여 그에 따른 논리 구성을 과정별로 플립플롭과 각종 게이트로 구현하였다.
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