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公开(公告)号：KR1019970006410B1
公开(公告)日：1997-04-28
申请号：KR1019930028258
申请日：1993-12-17
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: A data communication circuit array processors using a hand-shaking method prevents a clock skew and a glitch, and provides a stable data communication circuit. The circuit includes: a flag means(1) which is set by a data transmission display signal(OR_WR_IN), displays a data transmission toward a second processor, and displays that the second processor receives the data transmitted from the first processor; a data buffer(4) for latching the data from the first processor for a constant time; a transmission means(3) which outputs an enable signal to the data buffer, makes the data from the first processor be latched by the buffer, and stably transmits the data to the second processor; and a means(2) for providing a signal(IRS_IN) to the second processor, providing a signal(IRS) to the flag means(1) by corresponding to the signal(IR_RD_IN), and kaing the flag means(1) inform the first process of it.
Abstract translation: 使用握手方法的数据通信电路阵列处理器防止时钟偏移和毛刺，并提供稳定的数据通信电路。 电路包括：由数据传输显示信号（OR_WR_IN）设置的标志装置（1），向第二处理器显示数据传输，并显示第二处理器接收从第一处理器发送的数据; 数据缓冲器（4），用于锁存来自第一处理器的数据一段时间; 向数据缓冲器输出使能信号的发送装置（3）使得来自第一处理器的数据被缓冲器锁存，并且将数据稳定地发送到第二处理器; 以及用于向所述第二处理器提供信号（IRS_IN）的装置（2），通过对应于所述信号（IR_RD_IN）向所述标志装置（1）提供信号（IRS），并且所述标志装置（1）通知所述标志装置 第一个过程。
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公开(公告)号：KR1019960024997A
公开(公告)日：1996-07-20
申请号：KR1019940032940
申请日：1994-12-06
Applicant: 한국전자통신연구원
IPC: G06F13/00
Abstract: VLSI(Very Large Scale Intergration) 기술을 이용한 디지탈 프로세서 설계에서, 신경망 전용 프로세서의 구현 또는 신경망 전용 병렬 프로세서의 구현에 관한 것이다.
본 발명은 연산의 파이프라인 동작을 위해서 분리된 메모리 구성(WM,XM)을 갖는 메모리 및 범용 레지스터 블럭(10), 프로그램 메모리 및 제어 블럭(11), 각종 연산을 수행하는 연산기 블럭(12) 및 프로세서간 통신을 위한 통신 블럭(13)의 4개의 블럭; 그리고 프로그램용 버스(14)와 데이타용 버스(15)로 분리된 형태의 버스(BUS)로 구성되는 것을 특징으로 하여, 현재의 디지탈 방식의 VLSI 기술을 이용하여 신경망 모델을 시뮬레이션 하기 위한 하드웨어(칩)을 안정성있게 제작할 수 있는 효과가 있다.-
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公开(公告)号：KR1019940009832B1
公开(公告)日：1994-10-17
申请号：KR1019920006002
申请日：1992-04-10
Applicant: 한국전자통신연구원
IPC: G06F13/38
Abstract: The local processor access to the dual port memory is delayed in which the dual port memory is connected to the system bus and the said local processor. The speed-up circuit has the dual port requesting means (304) generating the requesting signal to the dual port RAM; the speed-up setting means requesting the speed-up signal; the clear requesting means (306) providing the clear requesting signal; the local dual port requesting means (307) generating the requesting signal to the dual port memory (313) for the local processor (302); the delay means (308) providing the delay signal to avoid the data collision; the buffer control means (310) controls the local processor speed to give the DMAC high priority; the data address buffer (311,312,315,316) buffering the transferred data from the dual port memory (313) and the address data signals.
Abstract translation: 双端口存储器的本地处理器访问被延迟，其中双端口存储器连接到系统总线和所述本地处理器。 加速电路具有双端口请求装置（304）向双端口RAM产生请求信号; 加速设定装置请求加速信号; 清除请求装置（306）提供清除请求信号; 本地双端口请求装置（307）向本地处理器（302）的双端口存储器（313）生成请求信号; 延迟装置（308）提供延迟信号以避免数据冲突; 缓冲器控制装置（310）控制本地处理器速度以给予DMAC高优先级; 数据地址缓冲器（311,312,315,316）缓冲来自双端口存储器（313）的传送数据和地址数据信号。
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Patent Agency Ranking
公开(公告)号：KR1019950020098A
公开(公告)日：1995-07-24
申请号：KR1019930028476
申请日：1993-12-18
Applicant: 한국전자통신연구원
IPC: G06F9/38
Abstract: 본 발명은 VLSI기술을 이용한 MIMD(multiple instructien multlple data)방식으로 동작할 수 있는 2클럭 명령어(명령어의 수행에 두 사이클(명령어 패치사이클과 명령어 실행사이클)이 요구되는 명령어)의 구조를 갖는 간단한 어레이 프로세서의 설계에 있어서, 명령어의 2단계(stage)파이프라인 제어 회로의 병령어 처리방법에 관한 것으로, 클럭의 네그티브에지 및 포지티브 에지를 이용하고, 상기 IPFR신호가 제공될때, 상기 제1레지스터(2)에 명령어가 쓰여지게 하고. 상기 IPFR신호의 제공시점으로 부터 반 사이클이 지난후 상기 제1디코더(4)로 부터 상기 오퍼랜드 제어신호가 출력되게 하며, 상기 IPFR신호의 제공시점으로 부터 반 사이클이 지난후 상기 제2레지스터(3)로 상기 IFR신호가 제공되게 하고, 상기 IFR신호와 제공시점으로 부터 반 사이클이 지난후 상기 제2디코더(5)로부터 상기 목적지 제어신호가 출력되게 하는 것이 특징이다.
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公开(公告)号：KR1019940017979A
公开(公告)日：1994-07-27
申请号：KR1019920024314
申请日：1992-12-15
Applicant: 한국전자통신연구원
IPC: H05K7/12
Abstract: 본 발명은 메쉬형 컴퓨터 시스템의 단위기판 배열방법에 관한 것으로서, 복수의 단위 프로세서로 구성되는 병렬 프로세서를 장착하는 호스트 컴퓨터의 단위기판을 배열하는 방법에 있어서, 적어도 하나의 상기 단위 프로세서를 단위 기판으로 하여 메쉬 구조상의 첫번째 또는 마지막 행에 있는 단위 기판을 선택하고 아울러 각 단위기판의 방향을 결정하는 단계와, 선택된 행에 있는 단위기판들을 결정된 방향으로 일치시키고 아울러 행의 순서대로 또는 행의 역순으로 적층 구조의 상부에서 하부로 또는 하부에서 상부로 선택된 행에 있는 단위기판들을 배열하는 단계와, 선택된 행에 있는 단위기판들을 정상상태와 뒤집어진 상태로 교차하면서 배열하되, 이전의 행에 있는 단위기판들의 교차와는 반대방향으로 교차하면서 배열하는 단계와, 모든 행의 단위기판을 배열하였는지를 판별하는 단계와, 판별단계에서 모든 행의 단위기판을 배열하였을 경우 각 단위기판의 전기적 접속은 같은 행에 있어 단위기판은 인접하는 단위기판 사이의 기본거리의 케이블로 동서방향(EW)이 접속되게 연결하고 아울러 같은 열에 있는 단위기판은 인접하는 단위기판 사이의 기본 거리에 행에 있는 단위기판의 총수를 곱한 거리의 케이블로 북남방향(NS)이 접속되게 연결하는 단계와, 판별단계에서 모든 행의 단위기판을 배열하지 않은 경우 다음행에 있는 단위기판을 선택하고 아울러 이전의 행에 있는 단위기판의 방향과는 90°만큼 시계방향 또는 반시계 방향으로 회전한 다음 행의 순서 또는 역순으로 배열하는 단계로 진행하는 단계를 포함하는 것을 특징으로 한다.
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公开(公告)号：KR1019930022220A
公开(公告)日：1993-11-23
申请号：KR1019920006118
申请日：1992-04-13
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: 본 발명은 병렬 프로세서를 사용한 컴퓨터 시스템의 인터페이스 장치에 관한 것으로서, 구체적으로는 망사구조의 MIMD(multiple instruction multiple data)형 병렬 프로세서와 이를 사용하는 호스트 컴퓨터(host computer)사이의 데이타 전송을 실시간으로 제어하기 위한 인터페이스 장치에 관한 것으로 호스트 컴퓨터(1)와, 망사구조를 갖는 MIMD형 병렬 프로세서(2)와, 이 병렬 프로세서의 각 프로세싱 엘리먼트에서 처리하기 위한 데이타를 격납하는 듀얼포트 메모리(37)를 구비하여 상기 호스트 컴퓨터(1)와 병렬 프로세서(2) 사이의 데이타 전송을 관리하는 컴퓨터 인터페이스 장치에 있어서, 상기 프로세싱 엘리먼트에서 제공되는 데이타 입력준비 신호(IR-RD)를 입력하여 순차적 카운트업 신호와 어드레스 발생용 신호를 출력하는 카운터(31)와, 상기 어드레스 발생용 신 호를 받아 각 프로세싱 엘리먼트에 상응하는 데이타를 지정하는 어드레스를 순차적으로 출력하는 어드레스 발생 수단과, 상기 호스트 컴퓨터(1)에서 제공되는 최근 전송 데이타의 어드레스와 상기 어드레스 발생수단에서 제공되는 어드레스 중 현대 데이타 인출용 어드레스를 비교하여 상기 메모리(37)에 데이타 저장되었는가를 판단하는 신호를 출력하는 비교수단(36)과, 상기 비교수단(36)의 출력신호에 의해 각 프로세싱 엘리먼트에 데이타 준비신호(IRS)를 차례로 제공하는 플래그 발생수단(32)을 포함하는 것이다.
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