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公开(公告)号：KR100336718B1
公开(公告)日：2002-05-13
申请号：KR1019990061931
申请日：1999-12-24
Applicant: 한국전자통신연구원
IPC: H04B10/25 , H04B10/2581
CPC classification number: H04Q11/0062 , H04Q11/0067 , H04Q2011/0064 , H04Q2011/0088
Abstract: 본발명은비동기전송모드-광통신망(ATM-PON)에서의광선로종단장치(OLT)에관한것으로서, 가입자별로한 가닥의광케이블을사용하여기존의협대역종합정보통신망서비스를기본서비스로제공하며, 그이상의대역을갖는비디오및 분배성서비스들을제공하기위한, 광선로종단장치를제공하기위하여, 비동기전송모드광통신망의광선로종단장치에있어서, 외부로부터비동기전송모드(ATM) 셀을수신하여암호화처리한후 하향프레임을생성하고, 하향프레임의병렬데이터를직렬변환하기위한하향프레임처리수단; 상기하향프레임처리수단에서직렬변환된프레임데이터를전/광변환한후 하향광신호를파장분할다중화하여광분배망으로전송하고, 상기광분배망으로부터입력되는상향광 신호를파장분할다중화하여광/전변환한후 클럭을추출하여수신데이터를복구하는파장분할다중수단; 상기파장분할다중수단에서복구된데이터의오버헤드필드를검색하여슬롯경계를식별하고, 물리적계층(PLOAM) 셀, 사용자셀, 분할슬롯을분리처리하기위한상향프레임처리수단; 공유매체제어(MAC) 프로토콜및 레인징기능을수행하며, 상기하향프레임처리수단, 상기상향프레임처리수단의제어에필요한변수및 타이밍신호를생성하기위한제어신호생성수단; 및상기제어신호생성수단에의해생성된변수및 타이밍신호를이용하여, 상기하향프레임처리수단및 상기상향프레임처리수단을제어하여광선로종단장치의상하향프레임을처리하기위한제어수단을포함하며, 비동기전송모드-광통신망등에이용됨.
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公开(公告)号：KR100330414B1
公开(公告)日：2002-03-27
申请号：KR1020000002340
申请日：2000-01-19
Applicant: 한국전자통신연구원
Abstract: 본 발명은 ITU-T G.983.1에 기반한 PON(Passive Optical Network)에 있어서 래인징을 가능하게 하는 슬래이브 장치의 구현방법에 관한 것이다. 본 발명을 통하여 래인징과정에서 각 슬래이브 장치가 일정한 처리지연시간을 갖도록 함으로써, 마스터장치가 각 슬래이브 장치들의 신호지연시간(propagation delay)과 처리지연시간(processing latency)의 합을 측정할 수 있도록 하고, 모든 슬래이브 장치들에 대해서 신호지연시간과 처리지연시간의 합을 일정하게 하기 위해, 각 슬래이브 장치에 비트 단위로 지연값(Td)을 할당했을 때 해당 값만큼 지연이 추가되도록 한다.
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公开(公告)号：KR100317124B1
公开(公告)日：2001-12-24
申请号：KR1019990062773
申请日：1999-12-27
Applicant: 한국전자통신연구원
IPC: H04L12/28
CPC classification number: H04L12/5601 , H04L2012/562 , H04L2012/5625 , H04L2012/5638 , H04L2012/5654
Abstract: 본발명은액세스망의하나인 FTTC/H(Fiber-To-The-Curb/Home)을구현하기위한 ATM-PON 시스템에서, 다수의가입자선로와직접접속하는광망유니트(ONU : Optical Network Unit) 기능처리장치에관한것이다. 이러한광망유니트기능처리장치는, ONU가 ODN에접속하기위해요구되는물리계층기능을수행하는 ODN 정합부와; 상기 ODN 정합부와 ATM 셀을교환하고, 양방향 ATM 셀에대한헤더변환, 라우팅, 연결별서비스등급에따른 QOS버퍼링, 실시간 OAM처리, 및 UPC와같은기능들을수행하는 ATM 처리부; 상기 ATM 처리부와 ATM 셀을교환하고, 가입자라인들에대해분리, 재결합, 포인터처리및 생성, ATM 셀처리및 생성, SRTS(Synchronous Residual Time Stamp) 클럭복원및 셀지연변이(CDV) 지원과같은 AAL1 처리기능을수행하는 AAL1 처리부; 및상기광분배망정합부와 ATM 처리부와 AAL1 처리부의동작모드를제어하고동작상태를읽으며, 양방향으로 OAM 셀을삽입하고, 외부로 OAM 셀을추출하며, 연결설정및 해제를위해외부의상향/하향연결메모리를읽고쓰는기능을수행하는프로세서접속부를포함한다.
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公开(公告)号：KR1019960024944A
公开(公告)日：1996-07-20
申请号：KR1019940037001
申请日：1994-12-23
Abstract: 본 발명은 비동기식 DS3 종속신호를 신호처리하여 최종 동기식 계위내의 동기식 패이로드인 C32(Containner 32)로 사상(mapping) 및 역사상할 시에 소요되는 기술인 B3ZS 부호화 및 복호화, 비동기/동기신호의 완충을 위한 비트스터핑, 이때 발생하는 에러상태 검출 및 선로성능 상태 감시, AIS 신호의 처리, 적절한 유지보수를 위한 마이크로프로세서 인터페이스 관련 활동에 관련된 전반적인 알고리즘 및 주문형반도체의 회로 설계기술에 관한 것으로, 2단 스터핑 및 중간 주파수 발생부를 두어 대기 시간 지터를 감소시키고, 자체 성능 감시를 CPU와 연계하여 고장 및 성능 상태 검출이 용이하며, B3ZS 코딩된 데이타 및 순수 데이타를 선택하여 수신가능함으로 데이타 인터페이스의 폭넓은 선택이 가능하고, AIS 신호를 모두 '1' 혹은 프레임된 '101010' 신호를 검출 및 생 성을 할 수 있도록 하여 기존망과의 호환성을 용이하게 하는 효과가 있다.
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公开(公告)号：KR1019950015085B1
公开(公告)日：1995-12-21
申请号：KR1019930013964
申请日：1993-07-22
IPC: H04L12/43
Abstract: The synchronous mode add/drop multiplexing transmission device comprises: first and second network node interface units for performing a bidirectional 1+1 auto protection switching mode; a dependent signal processing unit for performing a signal mapping, multiplexing, demultiplexing and demapping and transmitting DSIN and DSIE signals to an external DS1 line or mapping three DS3 signals, demapping three CS2 signals into a bipolar signal and transmitting it to an external DS3 line; first and second high speed multiplexing units for performing a TU1 unit of frame arrangement function, a VC3 signal unit of insertion/path switching function and 1+1 switching mode; a system timing generating unit for generating a clock and a timing required by a system; and a system control unit for supplying a man machine interface for an operator.
Abstract translation: 同步模式分插复用传输装置包括：用于执行双向1 + 1自动保护切换模式的第一和第二网络节点接口单元; 依赖信号处理单元，用于执行信号映射，复用，解复用和解映射，并将DSIN和DSIE信号发送到外部DS1线路或映射三个DS3信号，将三个CS2信号解映射为双极信号并将其发送到外部DS3线路; 用于执行帧排列功能的TU1单元的第一和第二高速复用单元，插入/路径切换功能的VC3信号单元和1 + 1切换模式; 系统定时产生单元，用于产生系统所需的时钟和定时; 以及用于为操作者提供人机界面的系统控制单元。
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Patent Agency Ranking
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公开(公告)号：KR1019940002106B1
公开(公告)日：1994-03-17
申请号：KR1019910024779
申请日：1991-12-28
Applicant: 한국전자통신연구원
IPC: H03F1/32
Abstract: Two PMOS transistors are connected to the differential amplifier as a load and the source of the transistors are connected to an additional PMOS transistor. The source of the additional transistor is connected to VCC and the gate to the sense control circuit. A negative feedback PMOS transistor, whose gate is connected to the source of the NMOS of the differential amplifier, is located between the load PMOS transistors and the additional transistor.
Abstract translation: 两个PMOS晶体管作为负载连接到差分放大器，并且晶体管的源极连接到附加的PMOS晶体管。 附加晶体管的源极连接到VCC，栅极连接到感测控制电路。 其栅极连接到差分放大器的NMOS的源极的负反馈PMOS晶体管位于负载PMOS晶体管和附加晶体管之间。
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公开(公告)号：KR100066503B1
公开(公告)日：1993-10-14
申请号：KR1019900012142
申请日：1990-08-08
Applicant: 한국전자통신연구원
IPC: G11C11/408
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公开(公告)号：KR1019930008681B1
公开(公告)日：1993-09-11
申请号：KR1019910009315
申请日：1991-06-05
IPC: G06F11/00
Abstract: A BIP (bit interleaved paring) inspection circuit for monitoring multiplexing function state of TUG21 in a synchronous multiplexing apparatus includes a BIP value generator for calculating to supply BIP value with respect to corresponding VC12 multiframe by using parallel TUG21 data formed from the VC12 multiframe as an input by a V5 path overhead period, a BIP timing generator connected to the BIP value generator for producing to supply BIP clocks, system clocks, BIP reset clocks and BIP latch clocks which are required for generating the BIP value to the BIP value generator by using 864KHz clock, 280KHz clock and 2KHz clock as inputs, and a BIP comparing unit connected to the BIP value generator for comparing the BIP value calculated in the BIP value generator with the BIP value extracted from the TUG21 signal, thereby heightening efficiency of the circuit and stabilizing the low-speed circuit by lowering the timing speed according to the parallel data.
Abstract translation: 用于监视同步多路复用装置中的TUG21的多路复用功能状态的BIP（比特交织配对）检查电路包括BIP值发生器，用于通过使用从VC12复帧形成的并行TUG21数据计算相对于对应的VC12复帧来提供BIP值作为 通过V5路径开销周期输入的BIP定时发生器，连接到BIP值发生器的BIP定时发生器，用于产生用于通过使用BIP值生成器向BIP值生成器生成BIP值所需的BIP时钟，系统时钟，BIP复位时钟和BIP锁存时钟 864KHz时钟，280KHz时钟和2KHz时钟作为输入，以及连接到BIP值发生器的BIP比较单元，用于将在BIP值生成器中计算的BIP值与从TUG21信号提取的BIP值进行比较，从而提高电路的效率， 通过根据并行数据降低定时速度来稳定低速电路。
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