-
公开(公告)号：KR1019980045407A
公开(公告)日：1998-09-15
申请号：KR1019960063589
申请日：1996-12-10
Applicant: 한국전자통신연구원
IPC: H01L21/331
Abstract: 본 발명은 기둥형 바이폴라 트랜지스터 및 그 제조방법에 관한 것으로, 트랜지스터의 콜렉터와 기판 사이의 캐패시터를 최소화시키기 위한 것이다.
이와같은 본 발명은, 기둥형 바이폴라 트랜지스터에서 트랜치 내부에 폴리실리콘을 형성하고, 그 폴리실리콘으로부터 확산되어 제1,2기둥의 아래에 불순물 확산영역을 형성함과 아울러 제2기둥에 불순물이 확산된 싱크를 형성함에 특징이 있다. 따라서 본 발명에서는 이러한 고농도 불순물이 트랜지스터 아래로 확산되는 것을 방지하기 위한 구조를 제시한다.-
公开(公告)号：KR1019970053401A
公开(公告)日：1997-07-31
申请号：KR1019950052672
申请日：1995-12-20
Applicant: 한국전자통신연구원
IPC: H01L21/76
Abstract: 본 발명은 에스오아이 모스트랜지스터의 소자 격리방법에 관한 것으로서 매몰산화막 및 실리콘층을 갖는 실리콘기판으로 이루어진 SOI 기판 상에 완충 산화막과 실리콘 질화막을 증착한 후 포토리쏘그래피 방법에 의해 활성영역을 한정하는 공정과, 상술한 구조의 전 표면에 상기 활성영역보다 두꺼운 격리 산화막을 증착하는 공정과, 상기 활성영역의 상부에 상기 격리산화막의 측벽과 소정 거리 이격된 감광막을 형성하는 공정과, 상기 감광막의 가장자리가 흘러 내려 상기 격리산화막의 측벽을 감싸도록 열처리하는 공정과, 상기 격리산화막의 노출된 부분을 제거하여 상기 실리콘 질화막을 노출시키는 공정과, 상기 감광막을 제거하고 상기 열산확이 노출되도록 상기 실리콘 질화막을 제거하는 공정과, 상기 활성영역이 노출되도록 완충산화막을 제 거하고 상기 활성영역의 노출된 부분을 열산화시켜 게이트 산화막을 형성한 후 상기 게이트 산화막의 상부에 게이트를 형성하는 공정을 구비한다.
따라서, 채널 영역으로 이용되는 활성영역의 주위에 소자를 격리하기 위한 격리산화막을 활성영역의 두께로 형성하여 활성영역의 측면으로 전류가 누설되는 것을 감소시킬 수 있다.-
公开(公告)号：KR1019970018522A
公开(公告)日：1997-04-30
申请号：KR1019950028610
申请日：1995-09-01
Applicant: 한국전자통신연구원
IPC: H01L27/088
Abstract: 본 발명은 모스트랜지스터의 제조방법에 관한 것으로서, 필드산화막에 의해 한정된 활성영역 내의 소정 부분에 소오스 및 드레인전극에 의해 한정되는 채널영역에 측벽을 형성하여 반도체기판과 동일한 도전형의 불순물을 이온 주입한 후 활성화시켜 소오스 및 드레인전극에 도핑된 불순물의 확산에 의한 소오스 및 드레인영역의 형성과 동시에 반도체기판 표면으로부터 1500~5000Å 정도 깊이의 범위에 형성된 중간 농도 영역이 소오스 및 드레인 영역과 서로 접합되지 않도록 형성한다. 따라서 채널영역의 하부 깊은 곳에 중간 농도영역을 소오스 및 드레인영역과 접합되지 않도록 형성하여 펄치쓰루의 발생을 방지함과 동시에 기생 접합 캐패시터를 완전히 제거할 수 있다.
-
公开(公告)号：KR1019970005115B1
公开(公告)日：1997-04-12
申请号：KR1019930012753
申请日：1993-07-07
Applicant: 한국전자통신연구원
IPC: G03F7/00
Abstract: A process for manufacturing a vertical type bipolar DRAM cell having a good integrated feature is disclosed. In the process, P- and a N- silicon area(1-b, 1-a) are formed on a N- type silicon substrate(1-c). Nitriding and oxidizing films(2, 3) are deposited on N- silicon area(1-a) and are dry etched. N- silicon area(1-a) is dry etched. An oxidizing film(5) is grown, and P- silicon area(1-b) is dry etched. A nitriding film(7) is deposited to form N+ silicon area(8) and a field oxidizing film(9). A polysilicon(10) is deposited and polished, and a polysilicon(10') is dry etched. Nitriding and oxidizing film(11,14) are deposited to form a sensitive film pattern(15). Polysilicon(10') is dry etched to form a word line. Oxidizing and polysilicon films(16,17) are deposited, and polysilicon film(17) is polished. Oxidizing films(14,16) are dry etched to a collect self-embedding contact area. A polysilicon film(18) is dry etched, and a plate polysilicon film(22) is deposited to form a bit line.
Abstract translation: 公开了一种具有良好集成特征的垂直型双极性DRAM单元的制造方法。 在该工艺中，在N-型硅衬底（1-c）上形成P-和N-硅区域（1-b，1-a）。 氮化和氧化膜（2,3）沉积在N-硅区域（1-a）上，并被干蚀刻。 N-硅区（1-a）被干蚀刻。 生长氧化膜（5），并干蚀刻P-硅区（1-b）。 沉积氮化膜（7）以形成N +硅区域（8）和场氧化膜（9）。 多晶硅（10）被沉积和抛光，并且多晶硅（10'）被干蚀刻。 沉积氮化和氧化膜（11,14）以形成敏感的膜图案（15）。 将多晶硅（10'）干蚀刻以形成字线。 沉积氧化和多晶硅膜（16,17），并抛光多晶硅膜（17）。 将氧化膜（14,16）干式蚀刻到收集的自嵌入接触区域。 干蚀刻多晶硅膜（18），沉积板状多晶硅膜（22）以形成位线。
-
公开(公告)号：KR1019940004252B1
公开(公告)日：1994-05-19
申请号：KR1019900021826
申请日：1990-12-26
Applicant: 한국전자통신연구원
IPC: H01L21/76
Abstract: depositing an oxide 12 on a silicon substrate 11 to a thickness of 10-100 nm, and depositing a nitride 13 on the oxide 12 to a thickness of 100-200 nm, and forming a nitride pattern through photolithography; forming a channel stop region by implantation of impurity ion, and forming a polysilicon layer 15 on the substrate including the nitride pattern, and forming a polysilicon oxide 16 by oxdation of the polysilicon layer; and ethcing back the polysilicon oxide 16 to the surface of the nitride, and removing the nitride 13 and oxide 12. The re-diffusion of channel stop impurity is prevented and bird's beak is reduced.
Abstract translation: 在硅衬底11上沉积氧化物12至10-100nm的厚度，并且在氧化物12上沉积氮化物13至100-200nm的厚度，并通过光刻形成氮化物图案; 通过注入杂质离子形成通道阻挡区域，在包括氮化物图案的衬底上形成多晶硅层15，并通过多晶硅层的氧化形成多晶硅氧化物16; 并且将多晶硅氧化物16引导回到氮化物的表面，并且去除氮化物13和氧化物12.防止通道阻挡杂质的再扩散并且降低鸟的喙。
-
Patent Agency Ranking
-
-
-
公开(公告)号：KR1019930010677B1
公开(公告)日：1993-11-05
申请号：KR1019900011201
申请日：1990-07-23
Applicant: 한국전자통신연구원
IPC: H01L27/108
Abstract: The DRAM cell comprises a structure wherein a deep trench is formed in a silicon wafer, a stacked trench capacitor is formed around a silicon pillar, and a vertical transfer transistor is formed on top of the silicon pillar after the formation of the stacked trench capacitor. The transfer transistor is connected to the storage capacitor through a selectively doped n+ diffused layer, and isolation between DRAM cells is formed by the trench. The DRAM cell has high reliability and stable operating characteristics and allows the cell to be used in the formation of a DRAM with a capacity that equals or exceeds 64 MB.
Abstract translation: DRAM单元包括其中在硅晶片中形成深沟槽的结构，在硅柱周围形成堆叠的沟槽电容器，并且在形成堆叠沟槽电容器之后，在硅柱的顶部形成垂直传输晶体管。 传输晶体管通过选择性掺杂的n +扩散层连接到存储电容器，并且由沟槽形成DRAM单元之间的隔离。 DRAM单元具有高可靠性和稳定的工作特性，并允许该单元用于形成等于或超过64MB的容量的DRAM。
-
-
-
-
-
-
-
-
-
Search Results
81
records
(took 0.024 seconds)
