-
公开(公告)号：KR100176094B1
公开(公告)日：1999-04-01
申请号：KR1019950050533
申请日：1995-12-15
IPC: H03F3/187
CPC classification number: H03F3/45085 , H03F2203/45511 , H03F2203/45528 , H03F2203/45566 , H03F2203/45652 , H03F2203/45702 , H03F2203/45722
Abstract: 본 발명은 병렬 궤환 트랜지스터를 이용한 광대역 증폭기 구조에 관한 것으로서, 종래의 병렬 궤환 트랜지스터를 갖는 광대역 증폭기의 대역폭 저하요소들을 감소시키기 위해 병렬 궤환 트랜지스터의 에미터 마디와 교류 접지점 사이에 용량성 소자를 연결하고, 또한 병렬 궤환 트랜지스터의 에미터 마디에서 출력이 나오도록 하며, 에미터 폴로워 버퍼회로를 병렬 궤환 트랜지스터의 각 에미터 마디에 연결하여 에미터 폴로워 버퍼 트랜지스터의 콜렉터 기생용량을 활용하여 부궤환 전류를 누설시키는 것에 의해 회로의 복잡성을 전혀 증가시키지 않으면서 대역폭을 크게 증가시킬 수가 있는 것이다.
-
公开(公告)号：KR100161199B1
公开(公告)日：1999-02-01
申请号：KR1019950050532
申请日：1995-12-15
IPC: H01L21/328
Abstract: 본 발명은 화합물 반도체 소자의 제조방법은 기존 HBT 소자의 에피층들에서 베이스층의 일부를 이온주입 및 활성화 방법으로 높은 저항값을 갖도록 하고, HBT 소자를 형성한 후, 소자분리 식각 공정시 저항체를 패턴닝하여 원하는 저항값을 갖는 저항체 패턴을 형성하였으므로, 하나의 기판에 HBT와 고정항값을 갖는 저항체를 MMIC화시켜 소자의 고집적화에 유리하고, 하이브리드 공정이 생략되고 기존의 공정에 이온주입 공정만이 추가되므로 공정이 간단하여 제조 단가를 절감할 수 있으며, 기생저항이나 기생용량을 감소시켜 고속 및 고주파 특성이 향상된다.
-
公开(公告)号：KR100163743B1
公开(公告)日：1998-12-01
申请号：KR1019950040290
申请日：1995-11-08
IPC: H01L29/737
Abstract: 고온 및 고전압 상태에서 우수한 성능을 유지하면서 동작할 수 있는 이종접합 바이폴라 트랜지스터가 개시된다.
본 발명은 Ⅲ-Ⅴ족 화합물 반도체들의 에피성장 기술을 이용한 이종접합 바이폴라 트랜지스터(HBT)에 있어서, 상기 트랜지스터의 에미터층은 고온 및 고전압하에서 HBT의 성능을 저하시키는 베이스로부터 에미터로의 정공 역주입을 극소화시키기 위하여 Ⅲ-Ⅴ족 화합물 반도체중 가장 큰 에너지 대역을 갖는 Al
y Ga
1-y In
x P
1-x 로 구성되고, 상기 HBT의 콜렉터층은 베이스-콜렉터간의 항복 파괴전압을 개선할 수 있도록 Ga
x In
1-x P로 이루어진 AlGaInP/GaAs/GaInP 적층구조로 구성된다.-
公开(公告)号：KR100135050B1
公开(公告)日：1998-04-20
申请号：KR1019940010637
申请日：1994-05-16
IPC: H01L29/72
Abstract: 본 발명은 MBE, 또는 MOCVD방법에 의하여 성장된 에피 웨이퍼상에 T형 에미터 전극을 형성하여 에미터 전극과 자기정렬된 베이스 전극 구조를 갖는 HBT소자의 제조방법에 관한 것이다.
상기 성장된 에피 웨이퍼상에 1차 감광막(9)을 도포하고 노광시킨 후 유전체 절연막(10)을 전면에 증착하고 2차 감광막(11)을 상기 유전체 절연막(10)상에 도포하는 공정과; 상기 2차 감광막(11)을 노광한 후 이를 마스크로하여 하층의 유전체 절연막(10)을 등방성식각하고 상기 1차 감광막(9)을 현상하는 공정과; 에미터 전극(12)을 증착하고 전면에 1차 플라즈마 증착 절연막(13)을 증착하는 공정과; 상기 에미터 전극(12)을 마스크로 하여 상기 1차 유전박막(13)을 반응성 이온 식각을 하고 전면에 2차 플라즈마 증착 절연막(14)을 증착하는 공정과; 상기 2차 플라즈마 증착 절연막(14)의 측벽만 남도록 반응성 이온 식각을 하고 베이스층(4)표면까지 수직하게 식각하고 노출된 부분에 베이스 전극(15)을 증착하여 에미터 전극 및 베이스 전극을 자기정렬하는 공정과; 베이스 메사식각을 하고 노출된 부분에 콜렉터 전극(16)을 증착한 후 금속배선공정을 실시한다.
따라서 본 발명은 HBT소자의 고속특성과 공정의 신뢰성을 향상시킨다.-
公开(公告)号：KR1019970030884A
公开(公告)日：1997-06-26
申请号：KR1019950040290
申请日：1995-11-08
IPC: H01L29/737
Abstract: 고온 및 고전압 상태에서 우수한 성능을 유지하면서 동작할 수 있는 이종접합 바이폴라 트랜지스터가 개시된다.
본 발명은 Ⅲ-Ⅴ족 화합물 반도체들의 에피성장 기술을 이용한 이종접합 바이폴라 트랜지스터(HBT)에 있어서, 상기 트랜지스터의 에미터층은 고온 및 고전압하에서 HBT의 성능을 저하 시키는 베이스로부터 에미터로의 정공 역주입을 극소화시키기 위한 Ⅲ-Ⅴ족 화합물 반도체 중 가장 큰 에너지 대역을 갖는 Al
y Ga
1-y In
x P
1-x 로 구성되고, 상기 HBT의 콜렉터층은 베이스-콜렉터간의 항복 파괴전압을 개선할 수 있도록 Ga
x In
1-x P로 이루어진 AlGaInP/GaAs/GaInP 적층구조로 구성된다.-
Patent Agency Ranking
公开(公告)号：KR100352376B1
公开(公告)日：2002-09-11
申请号：KR1020000003184
申请日：2000-01-24
Applicant: 한국전자통신연구원
IPC: H01L29/737
Abstract: 본 발명은 화합물반도체를 이용한 이종접합(heterojunction) 쌍극자(bipolar) 소자(HBT)의 제작방법에 관한 것으로서, 유무선 통신 부품에 요구되는 초고속 및 초고주파 특성을 구현하기 위해 에미터를 중심으로 소자의 크기가 축소됨에 따라 각종 기생요소를 축소시켜야 하는 바, 특히 최대공진주파수에 결정적인 영향을 미치는 베이스-컬렉터 사이의 접합용량(junction capacitance)을 크게 감소시킴으로써 소자의 특성을 개선시킬 수 있는 방법을 고안한 것이다.
이러한 본 발명은, 반도체 기판 상에 완충층과 부컬렉터층과 컬렉터층과 베이스층과 에미터층과 에미터캡층을 순차적으로 적층하여 HBT 에피기판을 제작하는 제 1 단계와; 상기 HBT 에피기판의 베이스층 위에 에미터 전극과 베이스 전극을 형성하고 상기 두 전극 위에 도핑되지 않은 실리콘질화막을 형성하는 제 2 단계; 상기의 결과물의 기판 전면에 아연이 도핑된 2차 실리콘질화막을 증착하고 활성화 열처리하여 상기 아연을 베이스층과 컬렉터층에 확산시키는 제 3 단계; 상기 아연이 확산된 컬렉터층을 역경사 형상으로 식각하고 상기 부컬렉터층 위에 컬렉터 전극을 증착하는 제 4 단계; 및 상기의 결과물에 질화 절연막을 도포하고 금속배선을 형성하는 제 5 단계를 포함한다.-
公开(公告)号：KR100352375B1
公开(公告)日：2002-09-11
申请号：KR1019990062466
申请日：1999-12-27
IPC: H01L29/737
Abstract: 본발명은알루미늄갈륨비소(AlGaAs)/갈륨비소(GaAs)의화합물반도체로구성되는이종접합쌍극자트랜지스터(Heterojunction Bipolar Transistor : 이하 HBT 라함)의제작방법에관한것으로서, HBT 고유의초고속특성을저해하는외부베이스(extrinsic base) 표면에서의재결합전류발생을통제하도록하기위한것이다. 이러한본 발명에따른이종접합쌍극자트랜지스터의제조방법은, HBT 에피기판을제작하는제 1 단계와; 상기 HBT 에피기판의에미터와베이스영역을정의하는제 2 단계; 상기 HBT 에피기판위에감광막과저온에서성장된유전체박막을형성하고 2차례의플라즈마식각을수행하여오믹금속의리프트오프를위한표면돌출부를제작하는제 3 단계; 상기에미터와베이스영역의표면상에질화텅스텐/질소의조성경사를갖는질화텅스텐/텅스텐의금속다중층으로구성된내열성오믹전극을형성하는제 4 단계; 상기오믹전극을마스크층으로사용하여상기베이스영역의표면에알루미늄갈륨비소(AlGaAs) 공핍층을재성장하는제 5 단계; 및상기단계들의결과물에컬렉터전극을형성하고소자간분리를수행하여단위 HBT를제작하는제 6 단계를포함하여이루어진다.
-
公开(公告)号：KR100305593B1
公开(公告)日：2001-10-19
申请号：KR1019980034520
申请日：1998-08-25
Applicant: 한국전자통신연구원
IPC: H01L29/70
Abstract: 본 발명은 이종접합 쌍극자 소자의 제조 방법에 관한 것이다.
본 발명은 반도체 기판상에 완충층, 부컬렉터층, 컬렉터층, 베이스층, 에미터층 및 에미터 캡층을 순차적으로 형성하는 단계; 상기 에미터 캡층의 선택된 영역에 에미터 전극을 형성하는 단계; 상기 베이스층의 선택된 영역을 노출시키면서 패턴을 형성하기 위한 식각 공정을 실시한 후, 패턴화된 에미터 캡 및 에미터층의 양측벽에 폴리이미드막을 형성하는 단계; 노출된 상기 베이스층상의 선택된 영역에 베이스 전극을 형성하는 단계; 상기 컬렉터층의 일부분을 노출시키면서 패턴을 형성하기 위한 식각 공정을 실시한 후, 패턴화된 베이스 및 일부 컬렉터층의 양측벽에 P-SiN막을 형성하는 단계; 상기 부컬렉터층의 일부분을 노출시키면서 잔류 컬렉터층 및 부컬렉터층 일부가 역경사 형상이 되도록 식각한 후, 잔류된 부컬렉터층의 선택된 영역에 컬렉터 전극을 형성하는 단계; 및 열처리를 실시하여 상기 패턴화된 베이스층, 상기 컬렉터층 및 상기 부컬렉터층의 일부가 비소자 영역이 되도록 하는 단계를 포함하여 이루어지며, 소자의 고속 및 고주파 특성을 향상시킬 수 있는 이종접합 쌍극자 소자의 제조 방법을 제공한다.-
公开(公告)号：KR1020010055955A
公开(公告)日：2001-07-04
申请号：KR1019990057292
申请日：1999-12-13
Applicant: 한국전자통신연구원
IPC: H01L29/737
Abstract: PURPOSE: A structure of bias circuit for power amplifier including integrated type transformer and manufacturing method thereof is provided to manufacture high-speed power circuit, and a bias circuit including an integrated type transformer within the same chip in the form of an integrated circuit, improve the high-speed performance of the high-speed power circuit, and maximize a conversion efficiency by using a manufacturing process of a heterojunction bipolar transistor. CONSTITUTION: An epi layer is composed of a buffer layer(42), a sub-collector layer(43), a collector layer(44), a base layer(45), an emitter layer(46), and a cap layer(47) which are sequentially grown on a semi dielectric compound substrate(41). A resistant emitter metal electrode(48) is formed by etching selectively the top of the emitter layer(46) of the epi layer. A resistant base metal electrode(49) is formed by etching selectively the top of the base layer(45). A resistant collector metal electrode(50) is connected to the resistant base metal electrode(49) by etching selectively the top of the sub-collector layer(43). A first wiring metal(51) is formed to connect a heterojunction bipolar transistor with an integrated transformer on the top of the buffer layer(42) through a device isolating etching process. A first dielectric surface protect film(55) includes a first via hole(53) formed thereon. A magnetic field induced iron core(54) includes a second wiring metal formed on the top including the first via hole(53). A second dielectric surface protecting film(55) including a second via hole(56) is formed on the top including the magnetic field induced iron core(54). A third wiring metal(57) is formed on the top including the second via hole(56).
Abstract translation: 目的：提供一种包括集成式变压器的功率放大器的偏置电路结构及其制造方法，用于制造高速电源电路，并且在集成电路形式的同一芯片内包括集成式变压器的偏置电路， 高速电源电路的高速性能，通过使用异质结双极晶体管的制造工艺使转换效率最大化。 构成：外延层由缓冲层（42），副集电极层（43），集电极层（44），基极层（45），发射极层（46）和盖层（ 47），其依次生长在半介电复合衬底（41）上。 通过选择性地蚀刻外延层的发射极层（46）的顶部来形成电阻发射极金属电极（48）。 通过选择性地蚀刻基底层（45）的顶部形成耐电介质基底金属电极（49）。 通过选择性地蚀刻副集电极层（43）的顶部，将耐电极集电极金属电极（50）连接到电阻母体电极（49）。 第一布线金属（51）形成为通过器件隔离蚀刻工艺将异质结双极晶体管与集成变压器连接在缓冲层（42）的顶部。 第一电介质表面保护膜（55）包括形成在其上的第一通孔（53）。 磁场诱导铁芯（54）包括在顶部形成的包括第一通孔（53）的第二布线金属。 在包括磁场感应铁芯（54）的顶部上形成包括第二通孔（56）的第二电介质表面保护膜（55）。 第三布线金属（57）形成在包括第二通孔（56）的顶部上。
-
公开(公告)号：KR100261279B1
公开(公告)日：2000-07-01
申请号：KR1019980016487
申请日：1998-05-08
Applicant: 한국전자통신연구원
IPC: H01L21/328
Abstract: PURPOSE: A method for manufacturing an ohmic electrode of a hetero-junction bipolar transistor is provided to improve the process efficiency by forming the ohmic electrode using a sputtering deposition method and a lift off method. CONSTITUTION: An epi substrate of a hetero-junction bipolar transistor is manufactured. Then, an emitter area(16), a base area(17) and a collector area(18) for forming an ohmic contact are defined in the epi substrate using a mesa etching process. A dual insulating layer is formed on the entire surface of the epi substrate. Then, a protrusion for the lift off is formed by performing a dry etching and a wet etching processes. An ohmic electrode having a tungsten based metal layer is formed on the surface of the emitter area(16), the base area(17) and the collector area(18).
Abstract translation: 目的：提供一种用于制造异质结双极晶体管的欧姆电极的方法，以通过使用溅射沉积方法和剥离方法形成欧姆电极来提高工艺效率。 构成：制造异质结双极晶体管的外延衬底。 然后，使用台面蚀刻工艺在外延衬底中限定用于形成欧姆接触的发射极区域（16），基极区域（17）和集电极区域（18）。 在外延衬底的整个表面上形成双重绝缘层。 然后，通过进行干蚀刻和湿法蚀刻处理来形成用于剥离的突起。 在发射极区域（16），基极区域（17）和集电极区域（18）的表面上形成具有钨基金属层的欧姆电极。
-
-
-
-
-
-
-
-
-
Search Results
95
records
(took 0.017 seconds)
