公开(公告)号：KR100347520B1

公开(公告)日：2002-08-07

申请号：KR1020000003494

申请日：2000-01-25

Applicant: 한국전자통신연구원

Inventor： 박성호 ,  이태우 ,  민병규 ,  박문평

IPC: H01L29/737

Abstract: 본 발명은 주기율표상 3족과 5족의 화합물반도체로 구성되는 이종접합 쌍극자 소자(heterojunction bipolar transistor: HBT)의 제조방법에 관한 것으로서, HBT 소자 고유의 초고속 특성을 향상시키고, 고온에서도 안정된 특성을 구현할 수 있는 방법을 제공하기 위한 것이다.
이러한 이종접합 쌍극자 소자의 제조방법은, 3족-5족으로 구성된 화합물반도체 기판 위에 완충층과, 부컬렉터층, 컬렉터층, 베이스층, 에미터층, 및 에미터캡층을 차례로 성장하여 HBT 에피구조를 형성하는 제 1 단계와, 상기 HBT 에피구조 위의 일부에 에미터 오믹 접촉 형성을 위한 3중 금속층을 증착하는 제 2 단계, 상기 3중 금속층을 마스크로 하여 상기 에미터캡층 전부와 에미터층의 일부를 식각하여, 얇은 두께의 에미터층을 잔류시키는 제 3 단계, 베이스 전극 패턴에 의해 상기 잔류 에미터층을 제거하고 베이스전극을 형성하는 제 4 단계, 컬렉터층이 증착할 위치의 상기 에미터층과, 베이스층, 및 컬렉터층을 식각하고 상기 부 컬렉터층 위에 컬렉터전극을 형성하고 소자분리 영역을 정의하는 제 5 단계, 및 상기 각 전극에 금속배선하여 이종접합 쌍� ��자 소자의 제작을 완료하는 제 6 단계를 포함한다.

公开(公告)号：KR100333634B1

公开(公告)日：2002-04-24

申请号：KR1019990030377

申请日：1999-07-26

Applicant: 한국전자통신연구원

Inventor： 박문평 ,  이태우 ,  박성호

IPC: H01L29/861

Abstract: 본발명은화합물반도체이종접합쌍극자트랜지스터제작공정을이용하여턴-온전압이다른 3종류의 PN 접합다이오드를제작하는방법을제공하고자하는것으로, 이를위한본 발명은, 반절연화합물반도체기판상에고농도제1도전형의부콜렉터층, 저농도제1도전형의콜렉터층, 고농도제2도전형의베이스층및 고농도제1도전형의에미터층을순차적으로에피택셜성장시키는제1단계; 제2패턴상부에제1패턴이형성되도록마스크및 식각공정을실시하여, 상기에미터층을상기제1패턴으로형성하고, 상기콜렉터층과상기베이스층을상기제2패턴으로형성하는제2단계; 제2단계가완료된결과물전면에상기콜렉터층과동일한두께로고농도제1도전형의에피층을성장시키는제3단계; 상기제2패턴가장자리의상기베이스층이노출되도록상기에피층을선택적으로식각하는제4단계; 리프트오프공정에의해상기에피층과상기노출된베이스층상에전극을형성하는제5단계를포함하여이루어져, 턴-온전압이서로다른 3개의 PN 접합다이오드가집적화된다.

公开(公告)号：KR1020010011140A

公开(公告)日：2001-02-15

申请号：KR1019990030377

申请日：1999-07-26

Applicant: 한국전자통신연구원

Inventor： 박문평 ,  이태우 ,  박성호

IPC: H01L29/861

Abstract: PURPOSE: A method is provided to manufacture a compound semiconductor device having three integrated p-n junction diodes with different turn-on voltages, by using a process for fabricating a compound semiconductor hetero-junction bipolar transistor. CONSTITUTION: A high density sub-collector layer(202) of the first conductivity type, a low density collector layer(203) of the first conductivity type, a high density base layer of the second conductivity type and a high density emitter layer(205) of the first conductivity type are sequentially and epitaxially grown on a substrate(201) of a half-insulated compound semiconductor. Masking and etching processes are performed to form the first pattern on the second pattern, so that the emitter layer is formed with the first pattern and the collector layer and the base layer are formed with the second pattern. A high density epi-layer of the first conductivity type having the same thickness as the collector layer is grown on the resultant structure. The epi-layer is selectively etched to expose the base layer at the edge of the second pattern. An electrode is formed on the epi-layer and the exposed base layer by a lift-off process.

Abstract translation: 目的：提供一种通过使用用于制造化合物半导体异质结双极晶体管的工艺来制造具有三个具有不同导通电压的集成p-n结二极管的化合物半导体器件的方法。 构成：第一导电类型的高密度亚集电极层（202），第一导电类型的低密度集电极层（203），第二导电类型的高密度基极层和高密度发射极层（205） ）在半绝缘化合物半导体的衬底（201）上顺序地并外延生长。 进行掩模和蚀刻处理以在第二图案上形成第一图案，使得发射极层形成有第一图案，并且集电极层和基底层形成有第二图案。 在所得结构上生长具有与集电体层相同厚度的第一导电类型的高密度外延层。 选择性地蚀刻外延层以在第二图案的边缘处露出基层。 通过剥离工艺在外延层和暴露的基底层上形成电极。

公开(公告)号：KR100276685B1

公开(公告)日：2001-02-01

申请号：KR1019980029097

申请日：1998-07-20

Applicant: 한국전자통신연구원

Inventor： 이태우 ,  박성호 ,  박문평 ,  박철순

IPC: H01L29/70

Abstract: 본 발명은 혼성 베이스 이종접합 쌍극자 트랜지스터의 구조 및 그 제조 방법에 관한 것이다.
본 발명은 종래의 이종접합 쌍극자 트랜지스터의 동작 속도를 제한하는 베이스층 박막의 기생 저항 성분과 베이스-콜렉터 접합 기생 캐패시턴스 성분을 획기적으로 감소시키기 위하여 에미터-베이스 또는 베이스-콜렉터 pn 접합 다이오드 구조의 간단한 에피층을 사용하여 동일한 면적을 갖는 2개의 접합 다이오드를 형성하고, 2개의 접합 다이오드를 플립 칩 본딩에 의해 접합한다.

公开(公告)号：KR100274148B1

公开(公告)日：2001-01-15

申请号：KR1019970060631

申请日：1997-11-17

Applicant: 한국전자통신연구원

Inventor： 박문평 ,  이태우 ,  박성호

IPC: H01L29/737

Abstract: PURPOSE: A method for fabricating a double hetero-junction bipolar transistor of a flat structure is provided to reduce a step coverage among an emitter layer, a base layer, and a collector layer of a double hetero-junction bipolar transistor of an emitter upper layer structure by forming the double hetero-junction bipolar transistor of the emitter upper layer structure and a double hetero-junction bipolar transistor of a collector upper layer structure on the same substrate. CONSTITUTION: A sub-collector layer(2) is formed on a substrate(1). A collector layer(3) is formed on the sub-collector layer(2). A base layer is formed on the collector layer(3). An emitter layer is formed on the base layer. An emitter cap layer(6) is formed on the emitter layer. The emitter cap layer(6) and the emitter layer(5) are etched by using a photo-resist layer as a mask. The base layer, the collector layer(3), an emitter layer(9), and a base layer(10) are etched by using the photo-resist layer. The first insulating layer is deposited thereon. The first insulating layer of the base layer and the emitter layer(9) is etched. A p+ type epitaxial layer(15) grows on the emitter layer(6). The second insulating layer is deposited on the whole surface. The first and the second insulating layers are etched partially. An n- type epitaxial layer(16) and an n+ type epitaxial layer(17) grow thereon. An emitter electrode(19), a base electrode(20), a collector electrode(21), an emitter electrode(22), a base electrode(23), and a collector electrode(24) are formed by performing a lift-off process.

Abstract translation: 目的：提供一种用于制造平面结构的双异质结双极晶体管的方法，以减少发射极上层双异质结双极晶体管的发射极层，基极层和集电极层之间的台阶覆盖 通过在同一衬底上形成发射极上层结构的双异质结双极晶体管和集电极上层结构的双异质结双极晶体管构成。 构成：在基板（1）上形成副集电极层（2）。 集电极层（3）形成在副集电极层（2）上。 在集电体层（3）上形成基层。 在基底层上形成发射极层。 发射极帽层（6）形成在发射极层上。 通过使用光致抗蚀剂层作为掩模蚀刻发射极覆盖层（6）和发射极层（5）。 通过使用光致抗蚀剂层蚀刻基底层，集电体层（3），发射极层（9）和基底层（10）。 第一绝缘层沉积在其上。 蚀刻基底层和发射极层（9）的第一绝缘层。 p +型外延层（15）在发射极层（6）上生长。 第二绝缘层沉积在整个表面上。 部分地蚀刻第一绝缘层和第二绝缘层。 在其上生长n型外延层（16）和n +型外延层（17）。 通过执行剥离来形成发射电极（19），基极（20），集电极（21），发射极（22），基极（23）和集电极（24） 处理。

公开(公告)号：KR100249819B1

公开(公告)日：2000-03-15

申请号：KR1019970061586

申请日：1997-11-20

Applicant: 한국전자통신연구원

Inventor： 박문평 ,  염병렬 ,  김일호 ,  박성호 ,  이태우

IPC: H01L21/265

Abstract: 본 발명은 실리콘을 n형 불순물로 사용하는 3-5족 화합물 반도체의 오믹접촉(ohmic contact)을 형성하는 방법에 관한 것으로, 반도체 표면에 고농도의 실리콘 이온을 주입하여 실리콘 이온주입층을 형성하고, 상기 실리콘 이온주입층위에 팔라듐 박막, 확산 방지막 및 금속 배선막을 차례로 적층한 후, 기판을 열처리하여 상기 실리콘 이온주입층과 팔라듐 박막을 팔라듐 실리사이드화하는 것에 의해 3-5족 화합물 반도체와 금속 배선막사이에 오믹 접촉을 형성한다. 본 발명은 갈륨비소(GaAs), 알루미늄갈륨비소(AlGaAs),인듐갈륨비소(InGaAs), 인듐인(InP), 인듐갈륨인(InGaP) 등 실리콘을 n형 불순물로 사용하는 모든 3-5족 화합물 반도체에 오믹접촉을 형성 하기 위해 적용될 수 있다.

公开(公告)号：KR1019990084595A

公开(公告)日：1999-12-06

申请号：KR1019980016487

申请日：1998-05-08

Applicant: 한국전자통신연구원

Inventor： 박성호 ,  이태우 ,  박문평 ,  박철순

IPC: H01L21/328

Abstract: 본 발명은 초고주파 및 초고속화 전자소자에서 사용되는 화합물 반도체로 구성되는 이종접합(heterojunction) 바이폴라 트랜지스터(HBT)의 오믹전극 제작방법에 관한 것이다. 본 발명에서는 메사 식각에 의해 에미터, 베이스, 컬렉터 영역을 먼저 형성한 후에 식각 속도가 상이하도록 서로 다른 온도에서 증착시킨 2중의 절연막(8, 9)을 윗부분이 돌출되도록 식각하고, 그 위에 에피 기판에 대한 낮은 접촉저항 특성뿐만 아니라 고온 안정이 뛰어난 텅스텐 계열의 복합 재료로 구성된 동일 재질의 금속층(WN
x /WN
x→0 /W)(16, 17, 18)을 스퍼터링에 의해 동시에 증착하고 리프트오프 함으로써 오믹 접촉특성이 우수한 에미터, 베이스 및 컬렉터의 전극을 동시에 형성할 수 있어, 기존의 제작공정보다 공정 단계를 단축하는데 따른 공정비용 절감과 성능개선이 동시에 이루어지는 이종접합 바이폴라 트랜지스터에서의 오믹 전극 제작이 가능하다.

公开(公告)号：KR1019990043764A

公开(公告)日：1999-06-15

申请号：KR1019970064806

申请日：1997-11-29

Applicant: 한국전자통신연구원

Inventor： 박문평 ,  김일호 ,  염병렬 ,  이태우 ,  박성호

IPC: H01L29/737

Abstract: 본 발명은 기생 베이스-컬렉터 접합 커패시턴스를 감소 시키기 위해, 외인성 컬렉터 영역에 도핑 시키지 않은 화합물반도체 에피층을 사용한 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 제조 방법에 관한 것이다.
본 발명은 반절연 화합물 반도체 기판 상에 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 화합물반도체 부컬렉터층과 도핑 시키지 않은 화합물반도체 에피층을 성장시키고 두 외인성 컬렉터 영역 이외의 화합물반도체 에피층을 식각한다. 절연막을 웨이퍼 전면에 증착하고 두 외인성 컬렉터 영역과 진성 컬렉터 영역 상의 절연막을 식각한다. 화합물반도체 컬렉터층을 성장시키고 감광막을 마스크로 하여 두 외인성 컬렉터 영역에 성장시킨 컬렉터 에피층이 진성 컬렉터 영역에 성장 시킨 컬렉터 에피층과 높이가 같게 되도록 식각한다. 감광막을 제거하고 화합물반도체 베이스층, 에미터층, 에미터캡층을 순차적으로 성장시킨다. 절연막을 식각 하고 에미터 캡층과 에미터층을 식각한다. 에미터 상층 구조 이종접합 쌍극자 트랜지스터의 에미터 전극, 베이스 전극, 컬렉터 전극을 리프트 오프 공정에 의해 각각 형성시키면 외인성 컬렉터 영역에 도핑시키지 않은 화합물반도체 에피층을 사용한 에미터 상층 구조 이종접합 쌍극자 트랜지스터를 제작할 수 있다.

公开(公告)号：KR100198425B1

公开(公告)日：1999-06-15

申请号：KR1019960046203

申请日：1996-10-16

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 박성호 ,  이태우 ,  박문평

IPC: H01L21/328

Abstract: 본 발명은 초박막 화합물 반도체로 이루어지는 이종접합 바이폴라 소자의 제조방법에 관한 것으로서, 에미터와 베이스 전극을 새로운 방법으로 자기정렬시켜 소자의 고속특성을 개선하기 위한 것이다. 종래에는 에미터와 베이스 전극간의 자기정렬을 위해 에미터 메사식각에 의해 역경사형태를 만들어 베이스 전극의 증착시 베이스 전극의 단락을 유도하거나, 또는 플라즈마 식각 방법으로써 에미터 주변에 유전체 측벽막을 형성하여 베이스 전극의 에미터에 대한 분리를 하여 자기 정렬하는 방법을 통상적으로 사용하였다. 이러한 방법들은 각기 에미터-베이스간 누설전류를 발생시키기거나 또는 매우 복자반 공정절차를 거치는 등의 단점이 있다. 본 발명에서는 에미터층에 먼저 폴리이미드 박막을 도포하고, 그위에 폴리이미드를 정의하기 위한 금속층을 증착하여 폴리이미드를 2단계 식각에 의해 상부가 돌출된 임시 에미터 전극을 구성한 뒤, 베이스 전극을 증착하면 임시 에미터 전극 주변에서 단락이 발생하고 이후 폴리이미드를 선택적으로 제거함으로써 에미터에 자기정렬된 베이스 전극의 형성이 가능하게 된다. 또한 실제 에미터 전극 유전체절연막의 금속접촉창을 통해 표면이 넓은 구조로 형성할 수 있기 때문에 에미터 저항감소의 효과를 얻을 수도 있다. 따라서 본 발명을 활용할 경우 고속특성이 크게 향상된 이종접합 바이폴라 소자의 제작이 가능하게 된다.

公开(公告)号：KR1019990040301A

公开(公告)日：1999-06-05

申请号：KR1019970060631

申请日：1997-11-17

Applicant: 한국전자통신연구원

Inventor： 박문평 ,  이태우 ,  박성호

IPC: H01L29/737

Abstract: 본 발명은 동일기판 상에 평탄구조의 에미터 상층구조 이중 이종접합 쌍극자 트랜지스터와 콜렉터 상층구조 이종접합 쌍극자 트랜지스터를 제조하는 방법에 관한 것이다. 본 발명에 따른 평탄구조의 이중 이종접합 쌍극자 트랜지스터의 제조방법은 반절연 화합물 반도체 기판 상에 화합물 반도체 에피층을 순차 성장시켜서 에칭하는 제 1공정과, 에미터 상층구조 이중 이종접합 쌍극자 트랜지스터의 베이스층 상과 콜렉터 상층구조 이종접합 쌍극자 트랜지스터의 에미터층 상에 고농도의 제 1도전형 화합물 반도체 에피층을 재성장시켜서 에칭하는 제 2공정과, 에미터 상층구조 이중 이종접합 쌍극자 트랜지스터의 부콜렉터층 상과 콜렉터 상층구조 이종접합 쌍극자 트랜지스터의 베이스층 상에 저농도의 제 2도전형 화합물 반도체 에피층과 고농도의 제 2도전형 에피층을 순차 재성장시켜서 에칭하는 제 3공정과, 에미터 상층구조 이중 이종접합 트랜지스터와 콜렉터 상층구조 이종접합 트랜지스터를 분리하는 제 4공정과, 에미터 상층구조 이중 이종접합 쌍극자 트랜지스터와 콜렉터 상층구조 이종접합 트랜지스터의 에미터 전극, 베이스 전극 및 콜렉터 전극을 각각 형성하는 제 5공정으로 이루어진다.