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公开(公告)号：KR1019930007042B1
公开(公告)日：1993-07-26
申请号：KR1019900021827
申请日：1990-12-26
Applicant: 한국전자통신연구원
IPC: G06F9/34
Abstract: The type valid signal generating circuit generating a signal for designating size and position of byte, halfword and word according to byte address designating signal and big endian/little endian byte selection signals. The circuit comprises an input stage comprising inverters (I1-I4), NOR gates (N1-N4), and 4-input 1- output multiplexers (1-4) for designating byte size according to byte address designating signals (A0,A1) and big endian/little endian bus selection signal (BLB), an exclusive OR and an exclusive NOR gate (EX1,EX2) for designating byte size for halfword request signal input, multiplexers (5-8) for generating size of byte, halfword, and word for memory access request signal, and a multiplexer (S) for outputting data byte request signal (DBE) according to pixel instruction address selection signal (IPST) and output signals of the multiplexers (5-8).
Abstract translation: 类型有效信号发生电路根据字节地址指定信号和大端/小端字节选择信号产生用于指定字节，半字和字的大小和位置的信号。 该电路包括一个输入级，包括根据字节地址指定信号（A0，A1）指定字节大小的反相器（I1-I4），或非门（N1-N4）和4-输入1-输出多路复用器（1-4） 和大端/小端总线选择信号（BLB），用于指定半字请求信号输入的字节大小的异或和异或（或非门）（EX1，EX2），用于生成字节大小的半复用器（5-8） 和用于存储器访问请求信号的字，以及用于根据像素指令地址选择信号（IPST）和多路复用器（5-8）的输出信号输出数据字节请求信号（DBE）的复用器（S）。
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公开(公告)号：KR1019930007015B1
公开(公告)日：1993-07-26
申请号：KR1019900021822
申请日：1990-12-26
Applicant: 한국전자통신연구원
IPC: G06F9/38
Abstract: The circuit is for inputting and outputting correct data value in a processor using a 3 step pipe line. It includes 3 multiplexers (1,2,3) for receiving internal control input ?(RA-A,RA-B),(RB-A,RB-B),(RC-A,RC-B)?-00,10,01,11-through their A inputs and controlling outputs (A,W,B,C).
Abstract translation: 该电路用于使用3段管线在处理器中输入和输出正确的数据值。 它包括3个用于接收内部控制输入（RA-A，RA-B），（RB-A，RB-B），（RC-A，RC-B） 通过其A输入和控制输出（A，W，B，C）10,101,11。
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公开(公告)号：KR1019930007013B1
公开(公告)日：1993-07-26
申请号：KR1019900021830
申请日：1990-12-26
Applicant: 한국전자통신연구원
IPC: G06F9/34
Abstract: The immediate array and generating circuit generates coded or non- coded expanded 32-bit data for immediate 8,11,17 and 25 bit data. The circuit includes a multiplexer (8) for selecting lower 8 bit of input data (RC,IR), a four input multiplexer (12) and a multiplexer (7) for selecting lower 3 bit (RC10-8 or IR10-8), or 0, or 1 a 4 input multiplexer (11) and a multiplexer (6) for selecting 5 bit of RC15-11 or IR15-11, or 0 or 1, multiplexers (3,4) for selecting upper 7 bit (RC31-25), or 0 or 1, flip-flops (14-18) and a multiplexer (9) for generating output data (SRC-C) from output data of multiplexers (4-8), and a gate group comprising AND gates (A1-A4), NOR gates (NR1-NR45), NAND gate (N1) and inverters (I2-I7) for generating selection signal to select the 4-input multiplexers (10-12) and the multiplexer (13) according to immediate data size designating signal and code extended signal (SIGN,EXT).
Abstract translation: 立即阵列和产生电路产生用于即时8,11,17和25位数据的编码或非编码扩展的32位数据。 电路包括用于选择低8位输入数据（RC，IR）的复用器（8），用于选择低3位（RC10-8或IR10-8）的四输入多路复用器（12）和多路复用器（7） 或0或1个4输入多路复用器（11）和多路复用器（6），用于选择RC15-11或IR15-11或0或1多路复用器（3,4）的5位，用于选择高7位（RC31- 25），或0或1，触发器（14-18）和用于从多路复用器（4-8）的输出数据产生输出数据（SRC-C）的复用器（9），以及包括与门（ A1-A4），NOR门（NR1-NR45），NAND门（N1）和反相器（I2-I7），用于产生选择信号，以根据立即选择4输入多路复用器（10-12）和多路复用器 数据大小指定信号和代码扩展信号（SIGN，EXT）。
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Patent Agency Ranking
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公开(公告)号：KR1019930002850B1
公开(公告)日：1993-04-12
申请号：KR1019900021836
申请日：1990-12-26
Applicant: 한국전자통신연구원
IPC: G06F5/00
Abstract: The circuit for improving the executing performance of graphic processing program and the availity of bus comprises: a decoder (1) outputting the signal for appointing the bit width of 5-bit as 32-bit signal; a barrel shiftor (2) outputting the off-set signal by shifting the site as much as bit size; a barrel shiftor (3) outputting the original data by shifting the site as much as bit size of off-set signal; a multiplexor (4) outputting the original data inputted through the input terminal (B).
Abstract translation: 用于提高图形处理程序的执行性能的电路和总线的可用性包括：解码器（1），输出用于指定5位的位宽的信号作为32位信号; 桶移动器（2）通过将位置移位到位大小来输出偏移信号; 桶移动器（3）通过将位置移位到偏移信号的位大小来输出原始数据; 输出通过输入端子（B）输入的原始数据的多路复用器（4）。
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公开(公告)号：KR1019930002788B1
公开(公告)日：1993-04-10
申请号：KR1019900021833
申请日：1990-12-26
Applicant: 한국전자통신연구원
IPC: G06F13/40
Abstract: The circuit connects data of 8,16 or 32 bit it to a corresponding data bus to improve the efficiency of bus usage. It includes two 2-input multiplexers (2,3), four 4-input multiplexers (4-7), and a multiplexer (1) for selecting an input and generating 32 bit data signal (DST) corresponding to the input.
Abstract translation: 该电路将8,16或32位的数据连接到相应的数据总线，以提高总线使用的效率。 它包括两个2输入多路复用器（2,3），4个4输入多路复用器（4-7）和多路复用器（1），用于选择与输入相对应的输入和产生32位数据信号（DST）。
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