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公开(公告)号：KR1020000038112A
公开(公告)日：2000-07-05
申请号：KR1019980052974
申请日：1998-12-03
Applicant: 한국전자통신연구원
IPC: H04N7/14
CPC classification number: H04N7/141 , H04N21/42615 , H04N21/4341
Abstract: PURPOSE: A video telephone device is provided to manufacture a video telephone device using a hardware audio/video codec and manufacture a network configuration using software means for maximized compatibility. CONSTITUTION: A video telephone device includes an audio processor(111), a video processor(122), a video compressor/restorer(115), and a software module(130). The audio processor(111) compresses the audio signal and outputs according to a control signal. The video processor(122) decodes the video signal and outputs according to a control signal, encodes the video signal, and provide an overlay according to an input signal from outside. The video compressor/restorer(115) compresses the result from the video processor and restores the compressed signal. The software module(130) processes the signal from the audio processor and the signal from the video compression/restorer in a packet data format and outputs a motion control signal to the audio processor and the video processor.
Abstract translation: 目的：提供一种视频电话设备来制造使用硬件音频/视频编解码器的视频电话设备，并使用用于最大化兼容性的软件装置来制造网络配置。 构成：视频电话设备包括音频处理器（111），视频处理器（122），视频压缩器/恢复器（115）和软件模块（130）。 音频处理器（111）根据控制信号压缩音频信号并输出。 视频处理器（122）对视频信号进行解码并根据控制信号进行输出，对视频信号进行编码，并根据来自外部的输入信号提供覆盖。 视频压缩器/恢复器（115）压缩视频处理器的结果并恢复压缩信号。 软件模块（130）以分组数据格式处理来自音频处理器的信号和来自视频压缩/恢复器的信号，并向音频处理器和视频处理器输出运动控制信号。
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公开(公告)号：KR1019970049440A
公开(公告)日：1997-07-29
申请号：KR1019950053627
申请日：1995-12-21
Applicant: 한국전자통신연구원
IPC: G06F7/48
Abstract: 본 발명은 분산산술처리 방식의 정방향 및 역방향 이산여현변환(Discrete Cosine Transform)회로에 관한 것이다. 일반적인 8×8 DCT는 물론 특정 응용의 하나로 DVCR(Digital Video Cassette Recorder)과 같은 표준을 위한 2개의 4×8 DCT를 모두 지원하는 회로이다. DVCR은 블럭의 움직임 정보에 따라 DCT블럭의 크기를 달리한다. 움직임이 없는 경우는 8×8 DCT를 수행한다. 반면 움직임이 크다고 판단되면 블럭내 수직방향의 이웃하는 두 화소끼리 합과 차를 계산하여 2개의 4×8 DCT를 수행한다. 8×8 DCT, 2개의 4×8 DCT를 모두 지원하기 위해서는 기존 8×8 DCT 회로에다 2개의 4×8 DCT를 위한 회로가 추가되어야 한다. 추가되는 회로로는 수직방향의 이웃하는 두 화소끼리 합과 차를 계산하기 위한 셔플회로와 분산산술방식의 RAC 내에 2개의 4×8 DCT를 위한 ROM이 제공되어야 한다. 그리고 8×8 DCT와 2개의 4×8 DCT를 상황에 맞게 선택할 수 있도록 멀티플렉서 회로가 삽입되어야 한다. 본 발명은 이와 같은 변형된 구조를 채택하여 정방향 및 역방향 DCT를 모두 만족시킨다.
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公开(公告)号：KR1019960028428A
公开(公告)日：1996-07-22
申请号：KR1019940033480
申请日：1994-12-09
Applicant: 한국전자통신연구원
IPC: H04N19/423
Abstract: 본 발명은 동영상을 실시간 압축 또는 복원하는 영상 처리 시스템에서 동영상의 입력과 출력을 수행하는 비디오 오버레이 회로와 영상 압축/복원기 사이의 데이터 변환 및 인터페이스 회로에 관한 것으로, 일반적인 비디오 오버레이 회로의 프레임 메모리 구조를 개선하여 프레임 메모리를 핑퐁 방식으로 구성하여 영상 압축/복원기와의 인터 페이스를 제공하는 방법과 동 방법을 사용한 프레임 메모리와 영상 압축/복원기 사이의 블럭 변환기 구조에 관한 것이다.
특징적인 구성으로는 동영상의 실시간 압축 또는 복원을 위한 영상처리 시스템에서 동영상의 입력과 출력을 수행하는 비디오 오버레이 회로에 있어서, 핑퐁 방식으로 구성한 두개의 프레임 메모리 뱅크와, 상기 비디오 오버레이 회로의 NTSC 디코더부로 부터 한 영상 프레임의 끝을 알리는 블랭크 신호가 검출되면 뱅크 선택신호를 반전 시켜서 비디오 오버레이회로와 픽셀 블럭 변환부로 연결되는 프레임 메모리 뱅크를 바꾸어 주도록 하는 프레임 메모리 뱅크 제어부와, 상기 프레임 메모리 뱅크 제어부의 뱅크 선택신호에 의해 두개의 프레임 메모리 뱅크중 한 프레임 메모리 뱅크가 비디오 오버레이회로로 연결되면 다른 프레임 메모리 뱅크는 픽셀 블럭 변환부를 거쳐서 영상 압축/복원부에 연결되도록 두개의 프레임 메모리 뱅크를 제어하는 프레임 메모리 선택부 및 픽셀 블록변환 선택부와, 상기 두개의 프레임 메모리 뱅크에 저장되는 데이터와 영상 압축/복원부에서 사용되는 데이타의 형식을 변환시키고 전송동기를 맞추어 주는 픽셀 블록 변환부로 구성함에 있으며 이것은 기존의 오버레이 회로의 동작에 영향을 주지않고 영상 데이터를 얻거나 디스플레이할 수 있으며 칼라 변동등의 영상 압축/복원의 전 처리과정을 기존의 오버레이 회로를 이용할 수 있다는 장점이 있다.-
公开(公告)号：KR1019960024901A
公开(公告)日：1996-07-20
申请号：KR1019940034152
申请日：1994-12-14
Applicant: 한국전자통신연구원
IPC: G06F7/38
Abstract: 본 발명은 양자화값의 역수를 미리 계산하여 별도의 롬에 저장하여 제산 동작을 승산동작으로 변환사용하므로서 별도의제산기없이 승산회로 하나만으로 양자화 및 역 양자화가 가능하도록 즉,
F
Q (u,ν) = 정수라운드[F(u,ν)×1/Q(u,ν)] (식 3)
과 같이 표현되는 영상 압축/복원용 양자화기의 양자화/역양자화 회로를 제공함에 있다.
특징적인 구성으로는 영상 데이터와 함께 입력되는 블럭 데이터의 시작 신호에 의해서 래스터(RASTER) 주사순의 램 엑세스(기록/판독) 제어를 위한 주소를 발생하는 주소 생성기와 상기 주소 생성기의 6비트 출력에 양자화 메모리뱅크의 선택을 위한 선택신호가 상위 비트로 가산되어 만들어진 64×8 비트의 양자화 데이블 4개를 포함하는 양자화 테이블 램과 상기 양자화 테이블 램의 양자화 계수에 대한 역수값(1~1/225)을 저장하는 롬으로 된 메모리 회로부와, 비트열 형태로 입력되는 피승수와 승수를 이용하여 부스 부호화계수를 출력하는 부스 부호화수단과 상기 부스부호화 계수에 대한 올림수를저장하기 위한 올림수 저장용 가산수단과 양자화기의 모드가 양자화 일 경우 양자화값의 역수에 곱해진 기준화계수를 다시 나누어 결과를 출력해 주는 병렬 셈기/배럴 쉬프터수단으로 된 승산기 회로부로 구성함에 있다.-
公开(公告)号：KR1019950014088B1
公开(公告)日：1995-11-21
申请号：KR1019930029634
申请日：1993-12-24
Applicant: 한국전자통신연구원
IPC: G11C7/00
Abstract: an inputting part having a buffer for temporarily storing input data, a delay buffer for storing a delay input, and a selector; a memory bank having an even number memory band for storing the data of an even number address and an odd number memory band for storing the data of an odd number address; an outputting part having a memory band selector for connecting the memory banks, and output registers for reading and storing data stored in the memory bank before a read command is performed; a flag circuit for comparing a read pointer with a write pointer, and showing a data state of the FIFO circuit; and a controlling part for controlling steps to store the data in the memory and output the data.
Abstract translation: 具有用于临时存储输入数据的缓冲器的输入部分，用于存储延迟输入的延迟缓冲器和选择器; 具有用于存储偶数地址的数据的偶数存储带和用于存储奇数地址的数据的奇数存储带的存储体; 具有用于连接存储体的存储带选择器的输出部分和用于在执行读命令之前读取和存储存储在存储体中的数据的输出寄存器; 用于将读指针与写指针进行比较的标志电路，并显示FIFO电路的数据状态; 以及用于控制将数据存储在存储器中并输出数据的步骤的控制部分。
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Patent Agency Ranking
公开(公告)号：KR1019950020700A
公开(公告)日：1995-07-24
申请号：KR1019930029634
申请日：1993-12-24
Applicant: 한국전자통신연구원
IPC: G11C7/00
Abstract: 본 발명은 일반 메모리를 사용하여 FIFO를 구성한 것으로, 입력과 출력 두 포트에 서로다른 우선권을 갖게하고, 쓰기 포트와 읽기 포트에서 같은 메모리 모듈을 억세스하여 충돌이 발생했을 경우 우선권이 없는 포트에서 1사이클 지연되도록 하되, 입력부에 입력버퍼(101)와, 지연버퍼(102)를 두고 멀티플렉서(103)를 통하여 선택하게 하며 출력부에 두 단계의 출력레지스터(302, 303)를 두어 메모리의 내용을 읽기동작이 있기전에 먼저 출력레지스터에 저장하게 하여, 동시에 읽기와 쓰기를 최대한 가능하도록한 일반 메모리를 사용하는 FIFO구조에 관한 것이다.
따라서, 본 발명은 듀얼포트 메모리를 사용하는 대신에 일반 메모리를 사용하였으므로 메모리셀을 구성하는 소자의 수가 적어서 같은 면적에 더 많은 데이타를 저장할 수 있고 더 빠른 억세스 속도를 갖는다.-
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公开(公告)号：KR1019930014075A
公开(公告)日：1993-07-22
申请号：KR1019910024512
申请日：1991-12-26
Applicant: 한국전자통신연구원
IPC: G06F13/32
Abstract: 본 발명은 병렬처리 시스템을 구성하는 노드의 내부구조에서 64비트의 버스(MBUS)와 32비트의 노드 메모리사이의 데이타의 입출력시 버스의 클럭에 동기화 되면서 64비트 데이타 폭을 최대한 이용하기 위해 버스트모드(burst mode)전송을 효율적으로 지원하기 위한 버스와 메모리사이에서 데이타의 버스트 전송을 제어하기 위한 모듈 시스템을 제공하는 것이다.
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