公开(公告)号：KR1019970056137A

公开(公告)日：1997-07-31

申请号：KR1019950049250

申请日：1995-12-13

Applicant: 한국전자통신연구원

Inventor： 연광일 ,  어익수 ,  임인기 ,  김재석 ,  김경수

IPC: H04L7/00

Abstract: 본 발명은 CDMA 이동통신 시스템 수신기의 의사잡음(PseudoNoise, 이하 PN이라고 약칭함) 시퀀스를 빠른 시간 내에 정확히 송신기의 PN 시퀀스와의 위상차를 1PN칩 이내로 일치시키는 수신기의 PN코드 획득 구조에 관한 것으로서, 그 특징은 다중 드웰구조의 PN코 코드 획득 구조에 있어서, 소정 개수의 드웰이, 병렬로 접속되어 입력된 신호를 소정의 구간동안 누산하여 그 결과없이 상관관게값을 출력하는 소정개수의 상관기 및 상기 소정개수의 상관기들의 출력인 상관관계값들을 입력받아 비교하여 가장 큰 값을 출력하는 비교기를 포함하는 데에 있으므로, 본 발명은 제안된 코드 획득 구조를 CDMA 이동통신 시스템 수신기의 PN 동기 시스템에 채택하므로써 적은 하드웨어를 사용하면서도 수신기의 성능을 향상시킬 수 있다는 데에 그 효과가 있다.

公开(公告)号：KR1019960027381A

公开(公告)日：1996-07-22

申请号：KR1019940036349

申请日：1994-12-23

Applicant: 한국전자통신연구원

Inventor： 전인산 ,  어익수 ,  임인기 ,  연광일 ,  김재석

IPC: H03M13/00

Abstract: 비터비 복호기의 가지 메트릭 모듈에 입력되는 4비트 연성판정된 수신 부호어는 양끝+7(0111)과 -7(1001)부근의 값은 오류가 포함될 확률이 적고, 중앙 +1(0001), 0(0000), -1(1111)부근에 있는 값은 오류가 포함될 확률이 상대적으로 큰 특징을 갖는다.
본 발명에서는 가지 메트릭의 이러한 특징을 고려하여 오류가 많이 발생할 확률이 큰 중앙부분의 변화가 가지 메트릭에 영향을 주는 효과를 줄이고, 오류가 발생할 확률이 작은 양 끝부분의 변화가 가지 메트릭에 주는 효과도 줄이고, 그 사이 +4(0100)와 -4(0100)근처의 변화를 가지 메트릭에 충실히 반영하는 것이다.
이렇게 하면 가지 메트릭 값이 갖는 오류의 확률이 낮아져서 비터비 복호기의 성능을 향상시킬 수 있다.
또한, 최대값 근처의 가지 메트릭 값은 더욱더 큰 값을 갖도록 하고 최소값 부근의 값을 갖는 가지 메트릭 값은 더욱 세분된 값을 갖도록 하고 중간의 애매한 부분에서는 가지 메트릭 값의 변화를 작게 하고 그 나머지 부분에서는 가지 메트릭의 변화를 충실히 반영하여 비터비 복호기의 성능을 향상시킬 수 있다.

公开(公告)号：KR1019950022066A

公开(公告)日：1995-07-26

申请号：KR1019930027856

申请日：1993-12-15

Applicant: 한국전자통신연구원

Inventor： 임인기 ,  강인 ,  연광일

IPC: H03H17/00

Abstract: 본 발명은 QPSK변조방식 및 OQPSK변조방식의 T탭, 1 : N인터폴레이션 비, B계수 비트수, A출력 비트수를 갑는 FIR필터의 회로에 관한 것으로 종래의 기본적인 1 : N인터폴레이션 FIR필터의 회로에서 다중화된 FIR필터 입력을 사용하는 새로운 FIR필터 입력방식으로 두 채널의 FIR필터를 하나로 줄였고, 선택된 계수그풉과 발생가능한 모든 필터입력 테이터를 미리 승산하고 적산하여 저장시킨 새로운 구성의 적산계수 ROM어드레싱 방식을 고안하여 그 회로구성을 극소화하고, 전력소모 및 칩의 크기를 최소화하는데 그 목적이 있다.
상기 목적을 이루기 위한 QPSK변조방식 I-데이터와 Q-데이터를 CK(2N)B에 의해 각각 입력시키는 2개의 T/N비트 시프트 레지스터(23,24)와 I-채널 데이터와 Q-채널 데이터를 CK2에 의해 다중화하여 적산계수 ROM의 어드레스로 입력시키는 2개의 T/2N비트 MUX(25,26)와 서브그룹 N개의 적산 결과 N*2
T/2N 가 입력되어 저장되는 2개의 적산계수 ROM(27,28)과 상기 ROM의 출력을 가산하는 (B＋1)비트 가산기(29)와 상기 (B＋1)비트 가산기 (29)의 출력이 CK1B에 의해 입력되어 저장되는 A비트 레지스터(30)와 CDMA기지국용 변조부분의 시스템 클럭인 1개의 클럭분주기(CK1)로 구성된다. 또 다른 OQPSK변조방식은 I-데이터를 CK(2N)로 시프트시키는 동위상 T/N비트 시프트 레지스터(23)와 Q-데이터를 반샘플 지연하기 위해 CK(2N)로 시프트시키는 동위상 T/N비트 시프트 레지스터(23)와 Q-데이터를 반샘플 지연하기 위해 CK(2N)으로 시프트시키는 반위상 T/N비트 시프트 레지스터(34)와, 2개의 log
2 N＋T/2N비트 MUX(35,36)와, 2개의 적산계수 ROM(27,28)과 B＋1비트 가산기(29)와, A비트 레지스터(30), 1개의 클럭분주기로 구성된다.

公开(公告)号：KR100258176B1

公开(公告)日：2000-06-01

申请号：KR1019970064805

申请日：1997-11-29

Applicant: 한국전자통신연구원

Inventor： 전인산 ,  김경수 ,  연광일

IPC: H03M13/23

Abstract: PURPOSE: A viterbi demodulator having a branch metric module for bit expansion and contraction is provided to from a new structure for improve the BER capacity of the codec ASIC. CONSTITUTION: In a viterbi demodulator having a branch metric module, a multiplier(201) doubles a received 4-bit symbol with a range between minus 7 and plus 7 into a 5-bit symbol with a range between minus 14 and plus 14. A symbol metric calculator(202) receives the 5-bit symbol and codeword from a codeword generator(206) and, if the two have the same code bit, sets the symbol metric as 0, and, if the two have different code bits, sets the symbol metric with the received symbol except for the code bit. An adder(203) adds three symbol metrics having the values between 0 and 14. A divider(204) dives the sum of the three symbol metrics by 2. A saturator(205) bypasses a value below 15 and saturates any other values bigger than 15 at 15.

Abstract translation: 目的：提供具有用于位扩展和收缩的分支度量模块的维特比解调器，用于从新结构提供用于提高编解码器ASIC的BER容量的维特比解调器。 构成：在具有分支度量模块的维特比解调器中，乘法器（201）将接收到的4位符号与减号7和加号7之间的范围加倍，成为在负14和加14之间的范围内的5位符号。 符号度量计算器（202）从码字生成器（206）接收5位符号和码字，并且如果两者具有相同的码位，则将符号度量设置为0，并且如果两者具有不同的码位，则组 带有除码位之外的接收符号的符号度量。 加法器（203）将具有值在0和14之间的三个符号度量相加。分频器（204）将三个符号度量的和除以2。饱和器（205）绕过低于15的值，并且使大于 15在15。

公开(公告)号：KR100237380B1

公开(公告)日：2000-01-15

申请号：KR1019970024949

申请日：1997-06-16

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이성봉 ,  강인 ,  연광일 ,  김경수

IPC: H03M1/00

CPC classification number: G06T1/60

Abstract: 본 발명은 디지털 변조용 나이퀴스트(Nyquist) FIR 필터에 관한 것으로, 하나의 ROM을 사용한 기존의 필터 방식과는 달리, 1/2 크기의 2개의 ROM을 사용하고 각 ROM의 출력 수를 증가시켜 필터의 동작 주피수를 증가시키지 않고 변조 속도를 향상시키는 방법에 관한 것이다. 따라서 본 발명은 고속의 변조 처리가 요구되는 광대역 디지털 통신의 변조기용 필터 설계에 유용한 구조를 제공한다.

公开(公告)号：KR1019990052553A

公开(公告)日：1999-07-15

申请号：KR1019970072046

申请日：1997-12-22

Applicant: 한국전자통신연구원

Inventor： 변경진 ,  연광일 ,  배명진 ,  김경수

IPC: G10L15/02

Abstract: 본 발명은 디지털 음성통신에서 음성을 압축시키는 CELP형 음성 부호화기의 피치 검색 시간을 단축시킬 수 있는 양자화 오차의 상관 관계 특성을 이용한 피치 검색 방법에 관한 것이다.
기존의 CELP형 음성 부호화기에서는 피치 검색을 폐루프 구조의 순차 검색 방법을 사용함으로써 총 부호화 처리시간의 약 50% 정도를 차지하는 것에 비해, 본 발명은 입력 음성신호의 양자화 오차신호를 정규화한 후 데시메이션 과정을 거쳐 자기상관 관계식을 구하여 양의 봉우리를 이루는 구간만을 예비 피치 구간으로 선택하고, 예비 피치 구간에 대해서만 피치 검색을 수행하므로써 피치 검색 시간을 절약할 수 있는 피치 검색 방법이다.
실제 음성에 대해 본 발명에서 제안한 피치 검색 방법을 사용하여 CELP 부호화를 수행하였을 때, 순차 피치 검색에 비해 객관적인 예측 이득이 평균 -0.10 dB로 저하되었으나, 피치 검색 시간은 순차 피치 검색 방법에 비해 약 40.6% 단축되었다. 이러한 음질의 열화는 주로 무성음 구간에서 발생하는 값이기 때문에 순차 피치 검색에 비해 주관적인 음질의 열화를 느끼지 못하였다.

公开(公告)号：KR1019980043601A

公开(公告)日：1998-09-05

申请号：KR1019960061528

申请日：1996-12-04

Applicant: 한국전자통신연구원

Inventor： 임인기 ,  연광일 ,  박경룡 ,  어익수 ,  차진종 ,  김경수

IPC: H03K23/00

Abstract: 본 발명은 디지털 회로로 구성된 2.5 분주장치에 관한 것이다. 그 목적은 카운터 및 간단한 디지털 논리소자를 사용하여 2.5 분주장치를 집적회로 내에 구현하는데에 있다. 그 구성은 클럭을 입력받아 카운팅을 수행하는 카운팅수단과, 파워-온 리셋을 입력받고 나서 클럭에 동기시켜 카운팅 수단을 리셋하거나 카운팅 수단이 소정의 조건을 만족하면서 카운팅 수단을 리셋하는 리셋수단과, 카운팅 수단의 출력을 사용하여 원하는 클럭 라이징인 제1클럭을 생산하는 제1클럭생성 수단과, 제1클럭을 입력클럭의 1/4 주기만큼 지연시켜 제2클럭을 생성하는 제2클럭생성 수단 및 제1클럭과 제2클럭을 입력받아 2.5분주된 클럭을 출력하는 출력수단으로 되어 있다.

公开(公告)号：KR1019980043600A

公开(公告)日：1998-09-05

申请号：KR1019960061527

申请日：1996-12-04

Applicant: 한국전자통신연구원

Inventor： 박경룡 ,  연광일 ,  차진종 ,  김경수

IPC: G06F13/16

Abstract: 본 발명은 시리얼 EEPROM 콘트롤러에 관한 것으로, 특히, CPU가 일반적인 DRAM 또는 SRAM으로 구성된 버퍼 메모리 만을 억세스하게 함으로써 시리얼 EEPROM의 데이터를 신속하게 읽고 쓸 수 있도록 하는 EEPROM 콘트롤러에 관한 것이다. 본 발명의 시리얼 EEPROM 콘트롤러(100)는, 시스템의 파워 부팅이 이루어진 이후에 CPU(20)가 시리얼 EEPROM(10)을 직접 억세스하는 대신에, 데이터 메모리(40) 상에 할당된 버퍼 메모리 영역(45)를 억세스하여 EEPROM 데이터를 읽고 쓸 수 있도록, 시스템의 전원 부팅시 EEPROM 데이터를 순차적으로 읽어 데이터 메모리(40) 상에 할당된 버퍼 메모리(45)에 다운로딩시키는 한편, 시리얼 EEPROM 데이터의 이동시 또는 데이터의 갱신 중에는 홀드(HOLD) 신호를 CPU(20)에 송출하여 CPU(20)가 EEPROM 데이터를 억세스하는 것을 방지하도록 구성된다. 본 발명의 EEPROM 콘트롤러를 시스템에 채용하게 되면, 종래기술과 같이 복잡한 방식으로 EEPROM을 구동하는 대신에, 일반적인 데이터 메모리와 마찬가지로 CPU 버스를 통해 직접 EEPROM 데이터를 읽고 쓸 수 있기 때문에, CPU 프로그램의 효율성을 증대시킬 수 있다. 또한, 시스템의 전원 부팅시 한번만 EEPROM 콘트롤러를 사용하여 EEPROM 데이터를 버퍼 메모리에 다운로딩시켜 놓으면, 그 이후에는 CPU가 EEPROM 데이터를 읽어들일 때마다 긴 시간을 소요하면서 EEPROM을 직접 억세스하는 대신에, 억세스 시간이 짧은 버퍼 메모리의 데이터를 바로 읽어 들이기 때문에, 데이터를 읽어들이는데 걸리는 시간을 대폭적으로 단축시킬 수 있다.

公开(公告)号：KR1019960027294A

公开(公告)日：1996-07-22

申请号：KR1019940036350

申请日：1994-12-23

Applicant: 한국전자통신연구원

Inventor： 어익수 ,  전인산 ,  임인기 ,  연광일 ,  김재석

IPC: H03K7/08 ,  H03M1/82 ,  H03M5/08

Abstract: 본 발명은 디지틀 신호를 펄스폭 변조신호로 변환하는 장치에 관한 것으로, 계수기(20)를 이용하여 증가하는 방향으로 계수하여 이 결과를 변형회로(30)를 거쳐 계수기 신호를 변환하고 바꾸고자하는 디지틀 값이 저장되어 있는 레지스터의 값에 의해 제어되어 원하는 펄스폭 변조신호가 생성된다.

公开(公告)号：KR1019960008222B1

公开(公告)日：1996-06-20

申请号：KR1019930027856

申请日：1993-12-15

Applicant: 한국전자통신연구원

Inventor： 임인기 ,  강인 ,  연광일

IPC: H03H17/00

Abstract: two T/N bit shift registers (23,24) which input I_ data and Q_ data by CK(2N)B; two T/2N bit MUX (25,26) which input I_ data and Q_ data into the addresses of the integrating coefficient ROM; two integrating coefficient ROM (27,28) which store the result of integrating subgroup N, N*2T/2N; a (B+1) bit adder (29) which adds the output of the ROM (27,28); a A bit register (30) which stores the output of the (B+1) bit adder (29) by CK1B; a CK1,which is the system clock of CDMA base division.

Abstract translation: 两个T / N位移位寄存器（23,24），其通过CK（2N）B输入I_数据和Q_数据; 将I_数据和Q_数据输入到积分系数ROM的地址的两个T / 2N位MUX（25,26） 存储积分子组N，N * 2T / 2N的结果的两个积分系数ROM（27,28）; 一个加上ROM（27,28）的输出的（B + 1）位加法器（29）; 存储（B + 1）位加法器（29）的输出由CK1B存储的A位寄存器（30） 一个CK1，它是CDMA基站的系统时钟。