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公开(公告)号：KR1019950016102A
公开(公告)日：1995-06-17
申请号：KR1019930024918
申请日：1993-11-22
Applicant: 한국전자통신연구원
IPC: H04L12/18
Abstract: 본 발명은 보코더에서 음성신호를 부호화하는 방법에 관한 것으로, 구체적으로는 CELP보코더에서 피치검색방법을 개선하여 피치검색시간을 줄이는 것에 관한 것이다. 보코더에 의해 음성신호를 부호화하기 위하여 상기 음성신호의 피치를 검색하는 방법에서 상기 음성신호의 잔여 신호로부터 합성된 음성합성신호의 피치지연값중에서 자기상관관계가 높은 구간을 검출하여 피치검색구간으로서 선정하고 상기 자기상관관계가 낮은 구간을 상기 피치검색구간에서 제외시킨 후, 상기 피치검색구간을 검출하여 피치를 검색한다. 따라서, 본 발명은 종래의 피치검색시 필요한 계산량에 비해 50%이하의 계산량으로 피치검색을 수행할 수 있으므로 피치 검색에 의해 실시간 구현이 용이하고, 줄어든 계산량만클의 다른 기능을 추가적으로 DSP에 탑재할 수 있어 효율적으로 시스템을 구성할 수 있다.
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公开(公告)号：KR100150279B1
公开(公告)日：1998-11-02
申请号：KR1019950051479
申请日：1995-12-18
Applicant: 한국전자통신연구원
IPC: H04B1/7085 , H04B1/709
CPC classification number: H04B1/7085 , Y10S331/02
Abstract: 본 발명은 코드확산통신시스템의 수신기에서의 코드 추적기에 관한 것이다. 종래의 DDL 코드 추적기는 고정된 코드 시간을 사용함으로써 근접 다중경로가 자주 발생하는 도심 환경이나 이동체의 빠른 속도로 인한 경로의 변화율이 큰 경우, 효율적인 코드 추적을 행하지 못하는 단점이 있다. 또한 기존의 DDL의 경우 사용하는 코드의 지연 시간에 따라서, 코드 오류에 의한 루프 에너지 검출 영역의 선형 구간이 제한되어 있는 문제점이 있었다. 이를 해결하기 위해 본 발명은 여러개의 코드시간을 사용하여 추적루프의 에너지 검출 영역의 선형 구간을 확대하기 위한 DDLL(Double Delay-Locked Loop) 코드 추적기를 제공하고, 또한, 끊임없이 변화하는 수신 환경의 변화에 따라서 앞선 시간 코드와 지연 시간 코드의 차이를 가변적으로 사용하여, 수신 경로의 변화율이 큰 경우에도 효율적인 코드 추적을 수행할 수 있는 가변 시구간 코드 추적기(Variable Delay-Locked Loop code tracking loop)를 제공한 것이다. 따라서, 본 발명은 코드 추적기의 성능 개선은 코드확산 무선 통신 시스템의 수신기 성능 향상시키고, 또한 수신기의 구조를 간단하게 할 수가 있는 것이다.
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公开(公告)号：KR1019960009530B1
公开(公告)日：1996-07-20
申请号：KR1019930028673
申请日：1993-12-20
Applicant: 한국전자통신연구원
IPC: H04L1/00
CPC classification number: G10L19/08 , G10L2019/0011
Abstract: The method is constructed in a manner that preliminary pitches are obtained from pitch delay values of a composite audio signal according to pre-processing self-correlation formula, the coefficient of pitch filter for the preliminary pitches is obtained to detect a section where the self-correlation relationship is high and to exclude other sections from the pitch delay values. The method reduces more than 35% of the entire processing procedure of vocoder without deteriorating sound quality.
Abstract translation: 该方法是按照预处理自相关公式从复合音频信号的音调延迟值获得初始音高的方式构成的，获得用于初始音高的音调滤波器的系数， 相关关系很高，并且从音调延迟值中排除其他部分。 该方法降低了声码器整个处理过程的35％以上，而不会降低声音质量。
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公开(公告)号：KR1019960020187A
公开(公告)日：1996-06-17
申请号：KR1019940030896
申请日：1994-11-23
Applicant: 한국전자통신연구원
IPC: H04L23/02
Abstract: 본 발명은 메모리(RAM) 소자를 사용하는 아다마르(Hadamard) 변환기에 관한 것이다.
본 발명은 샘플 데이타 클럭을 받아 가감산 블럭과 메모리 소자 번지 발생기에 입력되는 신호를 출력하는 계수기(Counter) ; 메모리 소자에서 데이타를 읽고 가감산의 동작을 행한 다음 결과를 메모리 소자에 쓰는 가감산 블럭; 입력 또는 상기 가감산 블럭내의 감산기의 출력을 저장하기 위한 하나의 메모리 소자; 상기 메모리 소자의 읽기와 저장하기 위한 하나의 메모리 소자; 상기 메모리 소자의 읽기와 쓰기에 필요한 번지를 발생시켜서 상기 메모리 소자에 제공하는 메모리 소자 번지 발생기; 및 아다마르 함수열의 매 주기마다 마지막 단의 상기 가감산 블럭의 출력의 값을 비교하여 최대 유사(maximum likelihood) 아다마르 함수열을 검출하는 기능을 수행하는 비교기(5)로 구성되는 것을 특징으로 하며, 본 발명에 의해 아다마르 변환기를 IC로 구현한 경우 구조가 간단하여 칩면적과 소비전력을 줄일 수 있으며, 또한 하나의 집적도가 높은 메모리 셀을 사용하여 동시에 여러개의 아다마르 변환기를 효율적으로 구현할 수 있는 효과가 있다.-
公开(公告)号：KR1019950022330A
公开(公告)日：1995-07-28
申请号：KR1019930028673
申请日：1993-12-20
Applicant: 한국전자통신연구원
IPC: H04L1/00
Abstract: 본 발명은 음성신호의 피치검색시 전처리용 자기 상관관계법에 의해 예비피치들을 구한후, 구해진 예비피치들에 대해서만 피치필터의 계수를 구하여 종래의 피치검색을 단축시키는 CELP보코더에서의 전처리 자기 상관관계식에 의한 처리시간 단축법에 관한 것이다. 본 발명은 음성신호에서 전처리 자기 상관관계식에 의해 상관 관계가 높게 나타나는 구간을 파악하고 상기 구간에 대해서만 피치검색을 하고 나머지 구간은 피치검색에서 제외시키는 피치검색방법이다. 상기한 방법에 따른 본 발명은 처리속도가 낮은 저가의 DSP칩으로도 CELP보코더를 실시간 구현할 수 있고, 또한 피치 검색시에 줄인 계산량 만큼의 처리과정을 다른 서비스 기능을 위해 사용할 수 있어 경제적인 CELP보코더 시스템을 설계할 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1019950020146A
公开(公告)日：1995-07-24
申请号：KR1019930028675
申请日：1993-12-20
Applicant: 한국전자통신연구원
IPC: G06F9/38
Abstract: 본 발명은 파이프 라인이 구비된 마이크로 프로세서에서 파이프 라인을 이용하여 두가지 종류의 반복명령어를 하나의 명령으로 코딩 해석하고, 프로그램 컨트톨에 따른 명령어 수행지연이 없는 간단한 반복 멍령어를 구현하는 방법에 관한 것이다. 본 발명에서 구현한 간단한 반복명령어의 회로구성은 반복 명령어를 구현하는데 필요한 콘트롤 신호를 생성하는 콘트롤 블럭, 반복횟수를 저장하는 카운터, 반복하여야 할 명령어중 마지막 명령어의 번지수를 저장하는 레지스터, 반복해야할 명령어중 제1명령어의 번지수를 저장하는 레지스터들로 구성되어 있다. 또한 본 발명의 효과는 한가지 종류의 반복 명령어로써 한 명령어애 대한 반복과 여러 명령어들에 대한 반복을 구현할 수 있어서 프로그래머가 사용하기 편리하며, 회로의 구현도 디코딩 단계에서 하나의 명령어에 대한 반복일 경우에 컨트롤 신호가 하나 늘어나는 것을 제외하고는 한 명령어에 대한 반복과 여러 명령어에 대한 반복을 구현한 컨트롤 신호가 동일하므로 소요되는 하드웨어를 최소화 할 수 있다.
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公开(公告)号：KR100155515B1
公开(公告)日：1998-11-16
申请号：KR1019950039781
申请日：1995-11-04
IPC: H04J13/12
Abstract: 본 발명은 하다마드 변환에 소요되는 시간을 단축하고 칩면적과 소비전력을 저감토록 한 고속 하다마드 변환기에 관한 것이다.
이러한 본 발명은 입력 데이타를 다중화하는 제 1 다중화기와, 입력 데이타를 선입선출하는 제 1 선입선출 버퍼와, 제 1 선입선출기의 출력과 입력 데이타를 다중화하는 제 2 다중화기와, 제 1 다중화기의 출력데이타와 제 2 다중화기의 출력 데이타를 버터 플라이 연산하여 제 1 및 제 2 출력신호를 얻는 버터플라이 연산기와, 버터플라이 연산기에서 출력되는 제 2 출력신호를 선입선출하는 제 2 선입선출 버퍼로 프로세서를 구성하게 된다.-
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公开(公告)号：KR1019970011794B1
公开(公告)日：1997-07-16
申请号：KR1019940030896
申请日：1994-11-23
Applicant: 한국전자통신연구원
IPC: H04L23/02
CPC classification number: G06F17/14
Abstract: A hardamard transformer in order to increase the integration using the memory cell. The said transformer consists of a counter(1), three adding/subtraction block(2,3,4), a memory device(6) where stores the output of subtraction device(d), a memory device address generating means(7), and comparator(5).
Abstract translation: 为了增加使用存储单元的集成度，硬卡变压器。 所述变压器包括计数器（1），三个加/减块（2,3,4），存储装置（6），存储减法装置（d）的输出，存储装置地址产生装置（7） ，和比较器（5）。
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公开(公告)号：KR1019970024633A
公开(公告)日：1997-05-30
申请号：KR1019950034132
申请日：1995-10-05
IPC: H03M13/00
Abstract: 구속장인 K인 비터기 복호기의 설계시에, 그 부품으로 상태 메트릭연산 블럭이 사용된다.
구속장이 K일때, 2
K-1 개의 상태 메트릭이 존재하는데, 상태 메트릭연산은 기존의 2
K-1 개 상태 메트릭으로부터 새로운 2
K-1 개 상태 메트릭을 생성시키는 것이다.
일반적으로 상태 메트릭 연산 블럭의 구현 방법은 기존의 상태 메트릭을 저장하는 메모리와 새로운 상태 메트릭을 저장하는 메모리등 2개의 메모리를 사용하는 구조를 이용하는 것이다.
설계면적의 효과적인 사용을 위하여 한개의 메모리만을 이용한 상태 메트릭 연산 블럭의 구조 및 메모리 번지 운용방법이 고안되고 있으며, 본 발병은 구현방법의 일환으로 메모리 번지 발생기, 지연 소자를 사용한 쓰기 메모리 번지 생성기, 파이프 라인 방식의 ACS(add-compare-select) 출력 처리기 등을 구현하였다.
본 발명의 장점은 지연 소자를 사용한 쓰기 메모리 번지 생성기 및 파이프 라인 방실의 ACS 출력 처리기로 상태 메트릭 연산블럭을 구현함으로써, 구조가 간단하며, 설계면적대비 수행속도의 손실이 없다는 점이다.
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