STORAGE CLASS MEMORY
    11.
    发明专利

    公开(公告)号:DE112020006443T5

    公开(公告)日:2022-12-15

    申请号:DE112020006443

    申请日:2020-12-09

    Applicant: IBM

    Abstract: Ein Arbeitsspeichersystem und Verfahren zum Speichern von Daten in einem oder mehreren Speicherchips umfasst: eine oder mehrere Speicherkarten, wobei jede eine Mehrzahl von Speicherchips aufweist, und jeder Chip eine Mehrzahl von Dies mit einer Mehrzahl von Speicherzellen aufweist; einen Arbeitsspeicher-Controller, der ein Übersetzungsmodul aufweist, wobei das Übersetzungsmodul ferner aufweist: eine Tabelle einer Übersetzung von logisch in virtuell (LVT) mit einer Mehrzahl von Einträgen, wobei jeder Eintrag in der LVT konfiguriert ist, um eine logische Adresse einer virtuellen Blockadresse (VBA) zuzuordnen, wobei die VBA einer Gruppe der Speicherzellen auf der einen oder den mehreren Speicherkarten entspricht, wobei jeder Eintrag in der LVT ferner eine Schreibabnutzungsebenen-Zählung, um die Anzahl von Schreiboperationen in die VBA zu verfolgen, die diesem LVT-Eintrag zugeordnet sind, und eine Leseabnutzungsebenen-Zählung umfasst, um die Anzahl von Leseoperationen für die VBA zu verfolgen, die diesem LVT-Eintrag zugeordnet sind.

    Storage adapter performance optimization

    公开(公告)号:GB2506046A

    公开(公告)日:2014-03-19

    申请号:GB201322050

    申请日:2012-05-03

    Applicant: IBM

    Abstract: A method and controller for implementing storage adapter performance optimization with chained hardware operations minimizing hardware and firmware interactions, and a design structure on which the subject controller circuit resides are provided. The controller includes a plurality of hardware engines; and one or more processors. An event queue is coupled to at least one processor notifying the processor of a plurality of predefined events. A control block is designed to control an operation in one of the plurality of hardware engines including the hardware engine writing an event queue entry. A plurality of the control blocks are selectively arranged in a predefined chain to minimize the hardware engine writing event queue entries to the processor.

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