公开(公告)号：DE69517753D1

公开(公告)日：2000-08-10

申请号：DE69517753

申请日：1995-04-27

Applicant: IBM

Inventor： IMAI BENJAMIN T ,  LE HUNG QUI ,  NGUYEN DUNG QUOC

IPC: G06F9/38 ,  G06F9/46 ,  G06F9/48

公开(公告)号：DE112015005597T5

公开(公告)日：2017-09-28

申请号：DE112015005597

申请日：2015-12-16

Applicant: IBM

Inventor： BROWNSCHEIDLE JEFFREY ,  NGUYEN DUNG QUOC ,  DELANEY MAUREEN ANNE ,  CHADHA SUNDEEP ,  LE HUNG QUI ,  THOMPTO BRIAN WILLIAM

IPC: G06F9/38

Abstract: Eine Ausführungsschicht-Schaltung für einen Prozessorkern hat mehrere parallele Befehlsausführungsschichten und stellt eine flexible und effiziente Verwendung von internen Ressourcen bereit. Die Ausführungsschicht-Schaltung enthält eine Master-Ausführungsschicht zum Empfangen von Befehlen eines ersten Befehlsstroms und eine Slave-Ausführungsschicht zum Empfangen von Befehlen eines zweiten Befehlsstroms und von Befehlen des ersten Befehlsstroms, die eine Ausführungsbreite erfordern, die größer ist als eine Breite der Schicht. Die Ausführungsschicht-Schaltung enthält außerdem eine Steuerlogik, die erkennt, wenn ein erster Befehl des ersten Befehlsstroms die größere Breite hat, und steuert die Slave-Ausführungsschicht zum Reservieren eines ersten Ausgabezyklus zum parallelen Ausgeben des ersten Befehls über die Master-Ausführungsschicht und die Slave-Ausführungsschicht.

公开(公告)号：DE112015004983T5

公开(公告)日：2017-09-07

申请号：DE112015004983

申请日：2015-12-29

Applicant: IBM

Inventor： CHADHA SUNDEEP ,  HRUSECKY DAVID ALLEN ,  NGUYEN DUNG QUOC ,  LE HUNG QUI ,  THOMPTO BRIAN WILLIAM ,  CORDES ROBERT ALLEN ,  AYUB SALMA

IPC: G06F9/30 ,  G06F9/38

Abstract: Eine Ausführungseinheitsschaltung zur Verwendung in einem Prozessorkern stellt eine effiziente Nutzung von Chipfläche und Energie bereit, indem die Speicheranforderung der einzelnen Einträge in einer Ausgabewarteschlange einer Lade-Speicher-Einheit verringert wird. Die Ausführungseinheitsschaltung beinhaltet eine Umlaufwarteschlange, welche die effektive Adresse der Lade- und Speicher-Operationen sowie die Werte speichert, die durch die Speicher-Operationen gespeichert werden sollen. Eine Warteschlangen-Steuerungslogik steuert die Umlaufwarteschlange und die Ausgabewarteschlange, so dass, nachdem die effektive Adresse einer Lade- oder Speicher-Operation berechnet wurde, die effektive Adresse der Lade-Operation oder der Speicher-Operation in die Umlaufwarteschlange geschrieben wird und die Operation aus der Ausgabewarteschlange entfernt wird, so dass Adressoperanden und andere Werte, die sich in der Ausgabewarteschlange befunden haben, nicht mehr gespeichert werden müssen. Wenn eine Lade- oder Speicher-Operation durch die Cache-Einheit zurückgewiesen wird, wird sie daraufhin aus der Umlaufwarteschlange erneut ausgegeben.

公开(公告)号：CA2271533A1

公开(公告)日：1999-12-01

申请号：CA2271533

申请日：1999-05-12

Applicant: IBM

Inventor： NGUYEN DUNG QUOC

IPC: G06F9/38 ,  G06F9/30

Abstract: Each execution unit within a superscalar processor has an associated completion table that contains a copy of the status of all instructions dispatched but not completed. A central completion table maintains the status of every dispatched instruction as reported by the dispatch unit and the individual execution units. Execution units send finish signals to the completion table responsible for retiring a particular type of instruction. The central completion table retires instructions that may cause an interrupt and instructions whose results may target the same register. The execution units' associated completion tables retire the balance of the instructions and the execution units send instruction status to the central completion table and to each execution unit. This reduces the number of instructions that are retired by the central completion table,increasing the number of instructions retired per clock cycle.