公开(公告)号：DE112018004388T5

公开(公告)日：2020-05-14

申请号：DE112018004388

申请日：2018-11-02

Applicant: IBM

Inventor： GSCHWIND MICHAEL KARL ,  SALAPURA VALENTINA

IPC: G06F15/82

Abstract: Globale Speicher- und Ladeoperationen von Konfigurationsstatusregistern. Ausgeführt wird eine Anweisung zum Ausführen einer globalen Operation für eine Gruppe von Konfigurationsstatusregistern mit einem gemeinsamen Merkmal. Zum Ausführen der globalen Operation für die Gruppe von Konfigurationsstatusregistern wird eine Mehrzahl von Operationen ausgeführt, und auf Grundlage des Ausführens der Mehrzahl von Operationen wird die Anweisung abgeschlossen.

公开(公告)号：DE112018003167T5

公开(公告)日：2020-04-02

申请号：DE112018003167

申请日：2018-08-07

Applicant: IBM

Inventor： GSCHWIND MICHAEL KARL ,  SALAPURA VALENTINA

IPC: G06F9/38

Abstract: Eine Fusionsmöglichkeit wird für eine Abfolge von Instruktionen erkannt. Die Abfolge der Instruktionen enthält eine Angabe eines zugehörigen Speicherorts und eine Angabe eines zugehörigen abgeleiteten Speicherorts. Beruhend auf dem Erkennen wird ein an dem zugehörigen abgeleiteten Speicherort zu speichernder Wert erzeugt. Der Wert ist ein vorhergesagter Wert. Der Wert wird an dem zugehörigen abgeleiteten Speicherort gespeichert und auf den zugehörigen abgeleiteten Speicherort wird zugegriffen, um den Wert durch eine oder mehrere Instruktionen zu verwenden, die in der Datenverarbeitungsumgebung ausgeführt werden.

公开(公告)号：DE112018003233T5

公开(公告)日：2020-03-12

申请号：DE112018003233

申请日：2018-08-07

Applicant: IBM

Inventor： GSCHWIND MICHAEL KARL ,  SALAPURA VALENTINA

IPC: G06F9/00

Abstract: Vorhersage von codespezifischen zugehörigen Registern. Es wird festgestellt, ob eine Codeeinheit für eine Vorhersage eines zugehörigen Registers in Frage kommt. Die Feststellung nutzt einen codespezifischen Anzeiger, der für die Codeeinheit spezifisch ist. Beruhend auf der Feststellung, dass die Codeeinheit für eine Vorhersage eines zugehörigen Registers in Frage kommt, wird eine Angabe eines zugehörigen Registers in einen ausgewählten Speicherort geladen. Beruhend auf dem Laden wird das zugehörige Register bei der spekulativen Verarbeitung genutzt.

公开(公告)号：DE112018000848T5

公开(公告)日：2019-11-07

申请号：DE112018000848

申请日：2018-03-13

Applicant: IBM

Inventor： GSCHWIND MICHAEL KARL ,  SHUM CHUNG-LUNG ,  SLEGEL TIMOTHY ,  SALAPURA VALENTINA

IPC: G06F9/38

Abstract: Eine Anforderung Load zum Wiederherstellen einer Mehrzahl von konzipierten Registern wird erhalten. Auf der Grundlage des Erhaltens der Anforderung Load werden ein oder mehrere konzipierte Register aus der Mehrzahl der konzipierten Register wiederhergestellt. Das Wiederherstellen verwendet einen Snapshot, der die konzipierten Register physischen Registern zuordnet, um ein oder mehrere physische Register, die aktuell dem einen oder mehreren konzipierten Registern zugewiesen sind, durch ein oder mehrere physische Register des Snapshot zu ersetzen, die dem einen oder mehreren konzipierten Registern entsprechen.

公开(公告)号：DE112015000294T5

公开(公告)日：2016-09-08

申请号：DE112015000294

申请日：2015-02-19

Applicant: IBM

Inventor： MICHAEL MAGED MILAD ,  GSCHWIND MICHAEL K ,  CAIN III HAROLD WADE ,  SALAPURA VALENTINA ,  SCHWARZ ERIC MARK

IPC: G06F9/46

Abstract: Ein Transaktionsspeichersystem stellt eine teilweise ausgeführte Hardware-Transaktion wieder her. Ein Prozessor des Transaktionsspeichersystems ermittelt Informationen über eine About-to-fail-Routine für die transaktionsorientierte Ausführung eines Codebereichs einer Hardware-Transaktion. Der Prozessor sichert Zustandsinformationen der Hardware-Transaktion, wobei die Zustandsinformationen verwendet werden können, um festzustellen, ob die Hardware-Transaktion wiederhergestellt oder abgebrochen werden soll. Der Prozessor erkennt während der transaktionsorientierten Ausführung der Hardware-Transaktion eine ”About-to-fail-Bedingung”. Der Prozessor führt auf der Grundlage des Erkennens die About-to-fail-Routine aus, wobei er die Informationen über die About-to-fail-Routine verwendet, wobei die About-to-fail-Routine feststellt, ob die Hardware-Transaktion wiederhergestellt oder abgebrochen werden soll.

公开(公告)号：AU2015228889A1

公开(公告)日：2016-08-04

申请号：AU2015228889

申请日：2015-03-11

Applicant: IBM

Inventor： SCHWARZ ERIC MARK ,  BUSABA FADI YUSUF ,  GSCHWIND MICHAEL KARL ,  SLEGEL TIMOTHY ,  SALAPURA VALENTINA ,  JACOBI CHRISTIAN ,  CAIN III HAROLD WADE

IPC: G06F12/08 ,  G06F9/38 ,  G06F9/46

Abstract: Embodiments relate to implementing a coherence protocol. An aspect includes sending a request for data to a remote processor and receiving by a processor a response from the remote processor. The response has a transaction status of a remote transaction on the remote processor. The processor adds the transaction status of the remote transaction on the remote processor in a local transaction interference tracking table.

公开(公告)号：DE102014108753A1

公开(公告)日：2014-12-31

申请号：DE102014108753

申请日：2014-06-23

Applicant: IBM

Inventor： GSCHWIND MICHAEL K ,  SALAPURA VALENTINA

IPC: G06F9/38

Abstract: Eine Vorhersageeinheiten-Datenstruktur wird durch einen in einem Pipeline System arbeitenden Prozessor zur Verarbeitung in einem Pipelinesystem verwendet. Die Vorhersageeinheiten-Datenstruktur weist eine vorhergesagte Adresse auf, die bei der Rückkehr von der Ausführung einer ausgewählten Anweisung zu verwenden ist, und einen zu der vorhergesagten Adresse gehörenden vorhergesagten Betriebszustand. Auf der Grundlage des Feststellens, dass eine ausgewählte Rückkehranweisung auszuführen ist, wird die vorhergesagte Adresse, zu der die Verarbeitung zurückkehren soll, von der Vorhersageeinheiten-Datenstruktur empfangen. Ferner wird auf der Grundlage des Feststellens, dass die ausgewählte Rückkehranweisung auszuführen ist, ein Übergangs-Betriebszustand vorhergesagt, der auf dem vorhergesagten Betriebszustand beruht, der in der Vorhersageeinheiten-Datenstruktur gespeichert ist, wobei mindestens eines aus der vorhergesagten Adresse und dem vorhergesagten Übergangs-Betriebszustand zu verwenden ist, um die Ausführung der ausgewählten Rückkehranweisung zu validieren.

公开(公告)号：GB2514043A

公开(公告)日：2014-11-12

申请号：GB201414519

申请日：2013-02-19

Applicant: IBM

Inventor： GSCHWIND MICHAEL KARL ,  SALAPURA VALENTINA

IPC: G06F9/30

Abstract: A computer system for optimizing instructions is configured to identify two or more machine instructions as being eligible for optimization, to merge the two or more machine instructions into a single optimized internal instruction that is configured to perform functions of the two or more machine instructions, and to execute the single optimized internal instruction to perform the functions of the two or more machine instructions. Being eligible includes determining that the two or more machine instructions include a first instruction specifying a first target register and a second instruction specifying the first target register as a source register and a target register. The second instruction is a next sequential instruction of the first instruction in program order, wherein the first instruction specifies a first function to be performed, and the second instruction specifies a second function to be performed.

公开(公告)号：DE102012216565A1

公开(公告)日：2013-04-04

申请号：DE102012216565

申请日：2012-09-17

Applicant: IBM

Inventor： GSCHWIND MICHAEL K ,  SALAPURA VALENTINA

IPC: G06F9/38 ,  G06F9/46

Abstract: Zwei Computer-Maschinenanweisungen werden zur Ausführung abgerufen, aber durch eine auszuführende einzige optimierte Anweisung ersetzt, wobei ein von den beiden Anweisungen verwendetes temporäres Register als ein Letztverwendungs-Register identifiziert wird, wobei ein Letztverwendungs-Register einen Wert hat, auf welchen spätere Anweisungen nicht zugreifen sollen, wodurch die beiden Computer-Maschinenanweisungen durch eine einzige optimierte interne Anweisung zur Ausführung ersetzt werden, wobei die einzige optimierte Anweisung das Letztverwendungs-Register nicht enthält.

公开(公告)号：DE102013209643B4

公开(公告)日：2020-12-17

申请号：DE102013209643

申请日：2013-05-24

Applicant: IBM

Inventor： MAMIDALA AMITH R ,  SALAPURA VALENTINA ,  WISNIEWSKI ROBERT W

IPC: G06F15/167 ,  G06F9/54 ,  G06F13/14

Abstract: Eine Unterstützung für Punkt-zu-Punkt-Nachrichtenaustausch innerhalb eines Nodelet für Nodelets auf einem einzelnen Chip, welche der MPI-Semantik gehorchen, kann bereitgestellt werden. In einem Aspekt wird ein lokaler Pufferungsmechanismus verwendet, welcher Standard-Datenübertragungsprotokollen für die Netzübertragung zwischen den in einem einzelnen Chip integrierten Nodelets gehorcht. Das Senden von Nachrichten von einem Nodelet an ein anderes Nodelet auf demselben Chip kann statt über das Netz durch Austauschen der Nachrichten in den Punkt-zu-Punkt-Nachrichtenaustausch-Buckets zwischen den Nodelets erfolgen. Die Nachrichtenaustausch-Buckets brauchen nicht Teil des Arbeitsspeichersystems der Nodelets zu sein. Spezial-Hardwarecontroller können verwendet werden, um Daten zwischen den Nodelets und jedem Nachrichtenaustausch-Bucket zu verschieben und eine einwandfreie Arbeitsweise des Netzprotokolls sicherzustellen.