公开(公告)号：DE112012002843B4

公开(公告)日：2016-09-15

申请号：DE112012002843

申请日：2012-04-11

Applicant: IBM

Inventor： RIVERS JUDE A ,  SRINIVASAN VIJAYALAKSHMI

IPC: G11C29/00 ,  G06F11/10 ,  G11C16/34 ,  G11C29/02 ,  G11C29/52

Abstract: Verfahren zum Korrigieren von Fehlern in einer Speichereinheit (100), das aufweist: Bereitstellen einer Speichereinheit (100) mit mindestens einer Vielzahl von Speicherblöcken (110) und einem Fehlerkorrekturlogik-Eintragsblock (120) mit einer Menge von Fehlerkorrekturlogik-Einträgen (122), wobei die Menge von ECL-Einträgen (122) eine Vielzahl von Teilmengen der ECL-Einträge (122_2, 122_i, 122_N – 1, 122_N) enthält und jede Teilmenge der ECL-Einträge (122_2, 122_i, 122_N – 1, 122_N) dafür konfiguriert ist, eine Fehlerkorrektur für eine unterschiedliche Anzahl von Bits pro Speicherblock (110) in einem oder mehreren aus der Vielzahl von Speicherblöcken (110) bereitzustellen, wobei jeder aus der Vielzahl von Speicher dafür konfiguriert ist, einen Zeiger auf einen ECL-Eintrag (122) in dem ECL-Block (120) zu speichern, Erkennen eines Schreibfehlers in einem Fehler enthaltenden Speicherblock (110) aus der Vielzahl von Speicherblöcken (110); Finden eines verfügbaren ECL-Eintrags (122) in dem ECL-Eintragsblock (120) und Speichern einer Adresse des verfügbaren ECL-Eintrags (122) in einem Zeiger des Speicherblocks (110) und Speichern von Informationen zum Korrigieren aller Schreibfehler in dem Fehler enthaltenden Speicherblock (110) in dem verfügbaren ECL-Eintrag (122); wobei der ECL-Eintragsblock (120) eine Vielzahl von mindestens einem Belegungsbit (124) enthält, wobei jedes aus der Vielzahl von mindestens einem Belegungsbit (124) dafür konfiguriert ist, die Verfügbarkeit eines entsprechenden ECL-Eintrags (122) für das Speichern von Informationen zum Korrigieren von Schreibfehlern in einem Speicherblock (110) anzuzeigen.

公开(公告)号：GB2513787A

公开(公告)日：2014-11-05

申请号：GB201414719

申请日：2013-01-24

Applicant: IBM

Inventor： PRASKY BRIAN ROBERT ,  BUYUKTOSUNOGLU ALPER ,  SRINIVASAN VIJAYALAKSHMI

IPC: G06F9/38

Abstract: A computer system for instruction execution includes a processor having a pipeline. The system is configured to perform a method including fetching, in the pipeline, a plurality of instructions, wherein the plurality of instructions includes a plurality of branch instructions, for each of the plurality of branch instructions, assigning a branch uncertainty to each of the plurality of branch instructions, for each of the plurality of instructions, assigning an instruction uncertainty that is a summation of branch uncertainties of older unresolved branches and balancing the instructions, based on a current summation of instruction uncertainty, in the pipeline.

公开(公告)号：DE112013000486T5

公开(公告)日：2014-10-02

申请号：DE112013000486

申请日：2013-01-24

Applicant: IBM

Inventor： PRASKY BRIAN ROBERT ,  BUYUKTOSUNOGLU ALPER ,  SRINIVASAN VIJAYALAKSHMI

IPC: G06F9/38

Abstract: Ein Computersystem zur Ausführung von Anweisungen enthält einen Prozessor mit einer Pipeline. Das System ist eingerichtet, ein Verfahren durchzuführen, das beinhaltet, eine Vielzahl von Anweisungen in der Pipeline abzurufen, wobei die Vielzahl von Anweisungen eine Vielzahl von Sprunganweisungen enthält, für jede der Vielzahl von Sprunganweisungen jeder aus der Vielzahl von Sprunganweisungen eine Sprungunsicherheit zuzuweisen, für jede der Vielzahl von Sprunganweisungen eine Anweisungsunsicherheit zuzuweisen, die eine Summe von Sprungunsicherheiten älterer unaufgelöster Sprünge darstellt, und die Anweisungen auf der Grundlage einer aktuellen Summe von Anweisungsunsicherheit in der Pipeline auszugleichen.