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    Anpassungsfähige Mehrbit-Fehlerkorrektur in Speichern mit begrenzter Lebensdauer
    4.
    发明专利
    Anpassungsfähige Mehrbit-Fehlerkorrektur in Speichern mit begrenzter Lebensdauer 未知

    公开(公告)号：DE112012002843T5

    公开(公告)日：2014-03-20

    申请号：DE112012002843

    申请日：2012-04-11

    Applicant: IBM

    Inventor： RIVERS JUDE A ,  SRINIVASAN VIJAYALAKSHMI

    IPC: G11C29/00

    Abstract: Mehrbit-Haftfehlerbehebung kann mithilfe eines anpassungsfähigen Mehrbit-Fehlerkorrekturverfahrens ermöglicht werden, bei dem der Aufwand für Fehlerkorrektur-Hardware ohne Beeinträchtigung der Lebensdauer der Speichereinheit verringert wird. Fehlerkorrekturlogik-Hardware wird von Speicherblöcken entkoppelt. Ein Fehlerkorrekturlogik-Block ist so partitioniert, dass Fehlerkorrekturlogik-Einträge auf der Grundlage der Wahrscheinlichkeit des Auftretens der unterschiedlichen Anzahl von Fehlern in unterschiedlichen Speicherblöcken Korrekturfähigkeiten für eine unterschiedliche Anzahl von Fehlern unterstützen. Fehlerhafte Speicherblöcke werden geeigneten Fehlerkorrekturlogik-Einträgen zugeordnet. Die Zuordnung kann in Abhängigkeit von Ausführungsformen als Eins-zu-eins- oder Viele-zu-eins-Zuordnung erfolgen. Die anpassungsfähige Partitionierung der Fehlerkorrekturlogik-Einträge kann so konfiguriert werden, dass sie mit der prognostizierten statistischen Verteilung von Fehlern in Logikblöcken übereinstimmt, und kann den Gesamtaufwand für Fehlerkorrekturlogik verringern, eine ausreichende Fehlerkorrektur bereitstellen und/oder die Lebensdauer der Speichereinheit verlängern.

    SYSTEMBEZOGENE SELEKTIVE QUANTISIERUNG FÜR IN DER LEISTUNGSFÄHIGKEIT OPTIMIERTES VERTEILTES DEEP LEARNING
    5.
    发明专利
    SYSTEMBEZOGENE SELEKTIVE QUANTISIERUNG FÜR IN DER LEISTUNGSFÄHIGKEIT OPTIMIERTES VERTEILTES DEEP LEARNING 未知

    公开(公告)号：DE112020004031T5

    公开(公告)日：2022-05-19

    申请号：DE112020004031

    申请日：2020-07-17

    Applicant: IBM

    Inventor： CHOI JUNGWOOK ,  VENKATARAMANI SWAGATH ,  SRINIVASAN VIJAYALAKSHMI ,  GOPALAKRISHNAN KAILASH

    IPC: G06N3/04

    Abstract: Ein faltendes neuronales Netz enthält eine Eingangsschicht, eine Ausgangsschicht und eine Mehrzahl von sonstigen Schichten, die zwischen der vorderen und der Ausgangsschicht verbunden sind. Bei einer der sonstigen Schichten handelt es sich um eine Übergangsschicht. Eine erste Präzision wird Aktivierungen von Neuronen von der Eingangsschicht zurück zu der Übergangsschicht zugewiesen, und eine zweite Präzision wird Aktivierungen der Neuronen von der Übergangsschicht zurück zu der Ausgangsschicht zugewiesen. Eine dritte Präzision wird Gewichtungen von Eingaben in Neuronen von der Eingangsschicht zurück zu der Übergangsschicht zugewiesen, und eine vierte Präzision wird Gewichtungen von Eingaben in die Neuronen von der Übergangsschicht zurück zu der Ausgangsschicht zugewiesen. Bei einigen Ausführungsformen weisen die Schichten vor der Übergangsschicht einen anderen Faltungs-Kernel als die Schichten hinter der Übergangsschicht auf.

    HYBRIDE DATEN-MODELL-PARALLELITÄT FÜR EFFIZIENTES DEEP LEARNING
    6.
    发明专利
    HYBRIDE DATEN-MODELL-PARALLELITÄT FÜR EFFIZIENTES DEEP LEARNING 未知

    公开(公告)号：DE112020004067T5

    公开(公告)日：2022-05-19

    申请号：DE112020004067

    申请日：2020-09-29

    Applicant: IBM

    Inventor： VENKATARAMANI SWAGATH ,  SRINIVASAN VIJAYALAKSHMI ,  HEIDELBERGER PHILIP

    IPC: G06N3/063

    Abstract: Die Ausführungen hierin beschreiben hybride Parallelitätstechniken, bei denen eine Mischung aus Daten- und Modellparallelitätstechniken verwendet wird, um die Betriebslast einer Schicht unter einem Array von Prozessoren aufzuteilen. Beim Konfigurieren des Arrays kann die Bandbreite der Prozessoren in einer Richtung größer als die Bandbreite in der anderen Richtung sein. Jede Schicht wird dahingehend charakterisiert, ob sie eher merkmalsschwer oder gewichtungsschwer ist. Je nach dieser Charakterisierung kann die Betriebslast einer NN-Schicht des Arrays unter Verwendung einer hybriden Parallelitätstechnik anstelle der Verwendung allein der Datenparallelitätstechnik oder allein der Modellparallelitätstechnik zugewiesen werden. Wenn zum Beispiel eine NN-Schicht eher gewichtungsschwer als merkmalsschwer ist, wird Datenparallelität in der Richtung mit der höheren Bandbreite verwendet (um die negative Auswirkung von Gewichtungsverringerung zu minimieren), während Modellparallelität in der Richtung mit der geringeren Bandbreite verwendet wird.

    Vorhersage der ungeordneten Parallelverarbeitung der Befehle von Threads in einem Multithread-Prozessor
    7.
    发明专利
    Vorhersage der ungeordneten Parallelverarbeitung der Befehle von Threads in einem Multithread-Prozessor 未知

    公开(公告)号：DE102012210895A1

    公开(公告)日：2013-01-03

    申请号：DE102012210895

    申请日：2012-06-26

    Applicant: IBM

    Inventor： BURCEA IOANA MONICA ,  BUYUKTOSUNOGLU ALPER ,  PRASKY BRIAN ROBERT ,  SRINIVASAN VIJAYALAKSHMI

    IPC: G06F9/38 ,  G06F9/46

    Abstract: Systeme und Verfahren zur Vorhersage der ungeordneten Parallelverarbeitung der Befehle (ILP) von Threads, die in einem Multithread-Prozessor ausgeführt werden, und zur Priorisierung ihrer Planung werden hierin beschrieben. Ein Aspekt stellt das Verfolgen des Abschlusses von Befehlen mithilfe einer globalen Abschlusstabelle bereit, die ein KopfsegmeVorhersagewerte für jeden Befehl in einer Vorhersagetabelle, die über Befehlskennungen indiziert sind, die jedem Befehl zugeordnet sind, wobei ein Vorhersagewert konfiguriert ist, um anzugeben, ob ein Befehl voraussichtlich vom Kopfsegment oder vom Endsegment kommen wird; und das Vorhersagen, dass Threads mit mehr Befehlen vom Endsegment einen höheren Grad an ungeordneter Parallelverarbeitung der Befehle aufweisen. Auch andere Ausführungsformen und Aspekte werden hierin beschrieben.

    AUFFÜLLEN VON EINGABEDATEN FÜR KÜNSTLICHE-INTELLIGENZ-BESCHLEUNIGER
    9.
    发明专利
    AUFFÜLLEN VON EINGABEDATEN FÜR KÜNSTLICHE-INTELLIGENZ-BESCHLEUNIGER 未知

    公开(公告)号：DE112023001068T5

    公开(公告)日：2025-01-09

    申请号：DE112023001068

    申请日：2023-02-20

    Applicant: IBM

    Inventor： LICHTENAU CEDRIC ,  SRINIVASAN VIJAYALAKSHMI ,  SHUKLA SUNIL K ,  VENKATARAMANI SWAGATH ,  GOPALAKRISHNAN KAILASH ,  HORBACH HOLGER ,  FIGULI RAZVAN PETER ,  WANG WEI ,  LI YULONG ,  LUTZ MARTIN

    IPC: G06F3/06

    Abstract: Das Verarbeiten von Eingabedaten zur Übertragung zu einem Datenkonsumenten wie z.B. einer Künstliche-Intelligenz-Steuerungsroutine (Künstliche-Intelligenz-Engine) wird durch Anordnen der Eingabedaten in eine einheitliche Struktur durchgeführt, die aus Sticks von Daten besteht, die kombiniert sind, um Seiten von Sticks zu bilden. Bei einem „Stick“ handelt es sich um einen beliebigen in geeigneter Weise bemessenen Satz von Eingabedatenelementen, wodurch die Größe des Sticks feststeht. Ein Maskierungsmuster wird für Sticks von Daten, die bestimmte Bereiche von ungültigen Daten aufweisen, zur Inanspruchnahme partieller Sticks eingerichtet, während die Gültigkeit der Eingabedaten aufrechterhalten wird, die gerade übertragen werden. Das Maskierungsmuster wird auf der Grundlage von Anweisungen zum Festlegen der aktiven Maske und des Wertes (SAMV-Anweisungen, SAMV = set-active-mask-and-value) abgeleitet. Das abgeleitete Maskenmuster wird für nachfolgende Ladeanweisungen an den Datenkonsumenten weitergeleitet.

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