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    VARIABLE ACKNOWLEDGE RATE TO REDUCE BUS CONTENTION IN PRESENCE OF COMMUNICATION ERRORS
    1.
    发明申请
    VARIABLE ACKNOWLEDGE RATE TO REDUCE BUS CONTENTION IN PRESENCE OF COMMUNICATION ERRORS 审中-公开
    在通信错误存在的情况下，可降低总线容量的可变确认值

    公开(公告)号：WO2013160805A4

    公开(公告)日：2014-01-09

    申请号：PCT/IB2013053064

    申请日：2013-04-18

    Applicant: IBM ,  IBM UK ,  IBM CHINA INVEST CO LTD

    Inventor： CARLOUGH STEVEN ,  PRASKY BRIAN ROBERT ,  SHUM CHUNG-LUNG KEVIN ,  KRYGOWSKI CHRISTOPHER ANTHONY ,  BUSABA FADI YUSUF

    IPC: H04L1/16

    CPC classification number: H04L1/08 ,  H04L1/1864 ,  H04L2001/0094

    Abstract: A variable write back indicator control is provided to control the amount of data to be re- transmitted when a packet error occurs. A hardware controller obtains an indication that an acknowledge rate or an amount of set write back indicators of a data frame is to be adjusted. The indication is based on an error rate of data transmission over a communication bus. Based on obtaining the indication that the amount of set write back indicators is to be adjusted, one or more write back indicators are adjusted.

    Abstract translation: 提供可变回写指示器控件以控制发生数据包错误时要重传的数据量。 硬件控制器获得要调整数据帧的确认速率或设置回写指示符量的指示。 该指示基于通过通信总线的数据传输的错误率。 基于获取设定回写指示器的数量的指示，调整一个或多个回写指示符。

    IN SITU PROCESSOR RE-CHARACTERIZATION
    2.
    发明申请
    IN SITU PROCESSOR RE-CHARACTERIZATION 审中-公开
    原位处理器重新表征

    公开(公告)号：WO2013107694A4

    公开(公告)日：2013-10-10

    申请号：PCT/EP2013050459

    申请日：2013-01-11

    Applicant: IBM ,  IBM UK

    Inventor： KRYGOWSKI CHRISTOPHER ANTHONY ,  CARLOUGH STEVEN ,  PRASKY BRIAN ROBERT ,  BUSABA FADI YUSUF ,  SHUM CHUNG-LUNG KEVIN

    IPC: G06F11/24

    CPC classification number: G06F11/24 ,  G06F1/206 ,  G06F1/32 ,  G06F1/324

    Abstract: A re-characterization process is provided that adjusts one or more operating parameters of a processor to improve the health (e.g., reduce errors) of the processor. The parameters include voltage and/or clock frequency, as examples. The processor can be an inactive or active processor for which the re-characterization process is performed. It is performed, in one instance, by a hardware controller in real-time.

    Abstract translation: 提供重新表征过程，其调整处理器的一个或多个操作参数以改善处理器的健康状况（例如，减少错误）。 作为示例，这些参数包括电压和/或时钟频率。 处理器可以是执行重新表征处理的不活动或活动处理器。 它在一个实例中由硬件控制器实时执行。

    Hilfssprungvorhersage mit Nützlichkeitsverfolgung
    3.
    发明专利
    Hilfssprungvorhersage mit Nützlichkeitsverfolgung 未知

    公开(公告)号：DE112016004441T5

    公开(公告)日：2018-06-14

    申请号：DE112016004441

    申请日：2016-12-07

    Applicant: IBM

    Inventor： BONANNO JAMES JOSEPH ,  CADIGAN JR MICHAEL JOSEPH ,  HEIZMANN MATTHIAS DIETMAR ,  PRASKY BRIAN ROBERT

    IPC: G06F9/30

    Abstract: Gemäß einem Aspekt wird ein Verwalten einer Hilfssprungvorhersage in einem Verarbeitungssystem bereitgestellt, das einen primären Sprungprädiktor und einen Hilfssprungprädiktor enthält. Auf Grundlage eines Empfangens eines Indikators für eine Falschvorhersage des primären Sprungprädiktors, der einer falsch vorhergesagten Zieladresse des primären Sprungprädiktors entspricht, wird eine Kongruenzklasse des Hilfssprungprädiktors ermittelt. In der Kongruenzklasse wird ein Eintrag identifiziert, dessen Hilfsnützlichkeitsniveau mit Blick auf einen oder mehrere andere Einträge der Kongruenzklasse auf ein niedrigstes Nützlichkeitsniveau gesetzt ist. In den Eintrag werden Zusatzdaten installiert, die der falsch vorhergesagten Zieladresse entsprechen. Auf Grundlage eines Installierens der Hilfsdaten wird das Hilfsnützlichkeitsniveau des Eintrags auf einen Ausgangswert zurückgesetzt.

    Reconfigurable recovery modes in high availability processors
    4.
    发明专利
    Reconfigurable recovery modes in high availability processors 未知

    公开(公告)号：GB2514700B

    公开(公告)日：2015-04-08

    申请号：GB201414521

    申请日：2013-03-08

    Applicant: IBM

    Inventor： KRYGOWSKI CHRISTOPHER ANTHONY ,  PRASKY BRIAN ROBERT ,  SHUM CHUNG-LUNG KEVIN ,  CARLOUGH STEVEN ,  BUSABA FADI YUSUF

    IPC: G06F11/14 ,  G06F1/32

    Abstract: A method for performing error recovery that includes creating, by a processor, a recovery checkpoint. The processor is dynamically switched into a non-recoverable processing mode of operation based on creating the software recovery checkpoint. The non-recoverable processing mode of operation is a mode in which a subset of hardware error recovery resources are powered-down or re-purposed for instruction processing. It is determined, during the non-recoverable processing mode of operation, that a new software recovery checkpoint is required. Based on the determining that a new software recovery checkpoint is required, the processor is dynamically switched into a recoverable processing mode of operation. The recoverable processing mode of operation is a mode in which hardware error recovery resources, including at least one of the hardware error recovery resources in the subset, are purposed for hardware error recovery operations.

    Prefetching for parent core in multi-core chip
    8.
    发明专利
    Prefetching for parent core in multi-core chip 未知

    公开(公告)号：GB2525831B

    公开(公告)日：2016-03-23

    申请号：GB201516351

    申请日：2014-02-13

    Applicant: IBM

    Inventor： PRASKY BRIAN ROBERT ,  KRYGOWSKI CHRISTOPHER ANTHONY ,  SHUM CHUNG-LUNG KEVIN ,  BUSABA FADI YUSUF ,  CARLOUGH STEVEN

    IPC: G06F12/0862 ,  G06F12/084

    Abstract: Embodiments of the invention relate to prefetching data on a chip having at least one scout core, at least one parent core, and a shared cache that is common between the at least one scout core and the at least one parent core. A prefetch code is executed by the scout core for monitoring the parent core. The prefetch code executes independently from the parent core. The scout core determines that at least one specified data pattern has occurred in the parent core based on monitoring the parent core. A prefetch request is sent from the scout core to the shared cache. The prefetch request is sent based on the at least one specified pattern being detected by the scout core. A data set indicated by the prefetch request is sent to the parent core by the shared cache.

    Vorablesezugriff für einen übergeordneten Kern in einem Mehrkern-Chip
    9.
    发明专利
    Vorablesezugriff für einen übergeordneten Kern in einem Mehrkern-Chip 未知

    公开(公告)号：DE112014000336T5

    公开(公告)日：2015-09-17

    申请号：DE112014000336

    申请日：2014-02-13

    Applicant: IBM

    Inventor： PRASKY BRIAN ROBERT ,  KRYGOWSKI CHRISTOPHER ANTHONY ,  SHUM CHUNG-LUNG KEVIN ,  BUSABA FADI YUSUF ,  CARLOUGH STEVEN

    IPC: G06F12/08

    Abstract: Auf einem Chip mit mindestens einem Scout-Kern, mindestens einem übergeordneten Kern und einem gemeinsam genutzten Cachespeicher, der gleichermaßen durch den mindestens einen Scout-Kern und den mindestens einen übergeordneten Kern verwendet wird, wird durch den Scout-Kern ein Vorablesezugriffscode zum Überwachen des übergeordneten Kerns ausgeführt. Der Vorablesezugriffscode wird unabhängig von dem übergeordneten Kern ausgeführt. Der Scout-Kern stellt auf der Grundlage der Überwachung des übergeordneten Kerns fest, dass in dem übergeordneten Kern mindestens ein vorgegebenes Datenmuster vorgekommen ist. Von dem Scout-Kern wird eine Vorablesezugriffsanforderung zu dem gemeinsam genutzten Cachespeicher gesendet. Die Vorablesezugriffsanforderung wird auf der Grundlage des mindestens einen vorgegebenen Musters gesendet, das durch den Scout-Kern erkannt wurde. Ein durch die Vorablesezugriffsanforderung gekennzeichneter Datensatz wird durch den gemeinsam genutzten Cachespeicher an den übergeordneten Kern gesendet.

    Ausführung eines Gegenverzweigungspfades auf Grundlage eines Zuverlässigkeitsschwellenwertes für eine Verzweigungsvorhersage
    10.
    发明专利
    Ausführung eines Gegenverzweigungspfades auf Grundlage eines Zuverlässigkeitsschwellenwertes für eine Verzweigungsvorhersage 未知

    公开(公告)号：DE112013005882T5

    公开(公告)日：2015-08-27

    申请号：DE112013005882

    申请日：2013-10-21

    Applicant: IBM

    Inventor： PRASKY BRIAN ROBERT ,  KRYGOWSKI CHRISTOPHER ANTHONY ,  BUSABA FADI YUSUF ,  SHUM CHUNG-LUNG KEVIN ,  CARLOUGH STEVEN R

    IPC: G06F9/38

    Abstract: Ausführungsformen beziehen sich auf eine Gegenpfadausführung auf Grundlage eines Zuverlässigkeitsschwellenwertes für eine Verzweigungsvorhersage. Ein Aspekt beinhaltet ein Ermitteln einer Verzweigungsvorhersage für einen ersten Verzweigungsbefehl, der während einer Ausführung eines ersten Threads auftritt, wobei die Verzweigungsvorhersage einen Primärpfad und einen Gegenpfad für den ersten Verzweigungsbefehl angibt. Ein weiterer Aspekt beinhaltet ein Ausführen des Primärpfades durch den ersten Thread. Ein weiterer Aspekt beinhaltet ein Ermitteln einer Zuverlässigkeit der Verzweigungsvorhersage und ein Vergleichen der Zuverlässigkeit der Verzweigungsvorhersage mit einem Zuverlässigkeitsschwellenwert. Ein noch weiterer Aspekt beinhaltet auf Grundlage dessen, dass die Zuverlässigkeit der Verzweigungsvorhersage geringer als der Zuverlässigkeitsschwellenwert ist, ein Starten eines zweiten Threads, der den Gegenpfad des ersten Verzweigungsbefehls ausführt, wobei der zweite Thread parallel zu dem ersten Thread ausgeführt wird.

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