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    OPTIMIEREN VON ZUGRIFFEN AUF BEGRENZUNGSINFORMATIONEN BEIM PUFFERSCHUTZ
    3.
    发明专利
    OPTIMIEREN VON ZUGRIFFEN AUF BEGRENZUNGSINFORMATIONEN BEIM PUFFERSCHUTZ 未知

    公开(公告)号：DE102021130906A1

    公开(公告)日：2022-06-30

    申请号：DE102021130906

    申请日：2021-11-25

    Applicant: IBM

    Inventor： CHEN TONG ,  BOIVIE RICHARD H ,  BUYUKTOSUNOGLU ALPER

    IPC: G06F9/38

    Abstract: Ein Verfahren, ein System und eine Vorrichtung zum Bereitstellen von Zugriffen auf Begrenzungsinformationen beim Pufferschutz umfasst Bereitstellen einer Eins-zu-eins-Zuordnung zwischen einem Universalregister und den Begrenzungsinformationen in einem BI-Register (BI = Begrenzungsinformationen), Speichern der geladenen Begrenzungsinformationen im BI-Register zur späteren Verwendung, Bereitstellen der Integrität der Begrenzungsinformationen im BI-Register, die während der Programmausführung aufrechterhalten wird, und Bereitstellen eines proaktiven Ladens der Begrenzungsinformationen mit einer zusätzlichen Ein-Bit-Steuerung bei der Ladeanweisung des BI-Registers.

    PROAKTIVE VERRINGERUNG UND/ODER MINDERUNG EINES SPANNUNGSEINBRUCHS IN EINEM PROZESSORKERN
    4.
    发明专利
    PROAKTIVE VERRINGERUNG UND/ODER MINDERUNG EINES SPANNUNGSEINBRUCHS IN EINEM PROZESSORKERN 未知

    公开(公告)号：DE112018004142T5

    公开(公告)日：2020-04-23

    申请号：DE112018004142

    申请日：2018-08-02

    Applicant: IBM

    Inventor： BIRAN GIORA ,  LOBO PREETHAM ,  WEBEL TOBIAS ,  BUYUKTOSUNOGLU ALPER ,  VEZYRTZIS CHRISTOS ,  BERTRAN MONFORT RAMON ,  CHUANG PIERCE I-JEN ,  RESTLE PHILLIP JOHN ,  BOSE PRADIP

    IPC: G06F1/30 ,  G06F1/28 ,  G06F1/32 ,  G06F9/38

    Abstract: Es werden Techniken bereitgestellt, die eine Verringerung und/oder Minderung eines Spannungseinbruchs in einem Prozessorkern ermöglichen. In einem Beispiel kann ein System einen Hauptspeicher, in dem durch einen Computer ausführbare Komponenten gespeichert sind, und einen Prozessor aufweisen, der diese ausführt. Die durch einen Computer ausführbaren Komponenten können eine Beobachtungskomponente aufweisen, die ein oder mehrere Ereignisse in einer ersten Stufe einer Prozessor-Pipeline erkennt. Bei einem Ereignis aus dem einen oder den mehreren Ereignissen kann es sich um ein definiertes Ereignis handeln, das als einen Pegel an Leistung, die während einer zweiten Stufe der Prozessor-Pipeline verbraucht wird, erhöhend ermittelt wird. Die durch einen Computer ausführbaren Komponenten können auch eine Anweisungskomponente, die vor der Erhöhung des Pegels der Leistung, die während der zweiten Stufe der Prozessor-Pipeline verbraucht wird, eine Gegenmaßnahme zur Minderung eines Spannungseinbruchs anwendet, und eine Rückkopplungskomponente aufweisen, die der Anweisungskomponente eine Benachrichtigung bereitstellt, die einen Erfolg oder einen Misserfolg eines Ergebnisses der Gegenmaßnahme zur Minderung eines Spannungseinbruchs anzeigt.

    ON-CHIP-RAUSCHUNTERDRÜCKUNG ODER -MINDERUNG DER VERSORGUNGSSPANNUNG UNTER VERWENDUNG VON LOKALEN DETEKTIONSSCHLEIFEN IN EINEM PROZESSORKERN
    5.
    发明专利
    ON-CHIP-RAUSCHUNTERDRÜCKUNG ODER -MINDERUNG DER VERSORGUNGSSPANNUNG UNTER VERWENDUNG VON LOKALEN DETEKTIONSSCHLEIFEN IN EINEM PROZESSORKERN 未知

    公开(公告)号：DE112018003087B4

    公开(公告)日：2021-12-23

    申请号：DE112018003087

    申请日：2018-07-27

    Applicant: IBM

    Inventor： VEZYRTZIS CHRISTOS ,  CHUANG PIERCE I-JEN ,  BUYUKTOSUNOGLU ALPER ,  RESTLE PHILLIP JOHN ,  BOSE PRADIP

    IPC: G06F1/32 ,  G06F1/28

    Abstract: Einheit (300) zum Ermöglichen einer Reduzierung eines On-Chip-Versorgungsspannungsrauschens, aufweisend:einen ersten Sensor (108) für Spannungsrauschen, der sich auf einer ersten Einheit (104) eines Prozessorkerns (102) befindet, wobei der erste Sensor für Spannungsrauschen einen ersten Spannungseinbruch auf der ersten Einheit erkennt, und wobei der Prozessorkern in die erste Einheit und eine zweite Einheit (106) geteilt ist;eine globale Rauschverwaltungskomponente (116), die sich in dem Prozessorkern befindet, und die von dem ersten Sensor für Spannungsrauschen eine Angabe des ersten Spannungseinbruchs empfängt und ein globales Rauschminderungsverfahren in dem Prozessorkern einschließlich der ersten und der zweiten Einheit umsetzt; undeine erste lokale Rauschverwaltungskomponente (110), die sich in der ersten Einheit befindet und sich von der globalen Rauschverwaltungskomponente unterscheidet, betriebsfähig für:ein Empfangen, von dem ersten Sensor für Spannungsrauschen, der Angabe des ersten Spannungseinbruchs; undein Umsetzen eines ersten Rauschminderungsverfahrens auf der ersten Einheit.

    ON-CHIP-RAUSCHUNTERDRÜCKUNG ODER -MINDERUNG DER VERSORGUNGSSPANNUNG UNTER VERWENDUNG VON LOKALEN DETEKTIONSSCHLEIFEN IN EINEM PROZESSORKERN
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    发明专利
    ON-CHIP-RAUSCHUNTERDRÜCKUNG ODER -MINDERUNG DER VERSORGUNGSSPANNUNG UNTER VERWENDUNG VON LOKALEN DETEKTIONSSCHLEIFEN IN EINEM PROZESSORKERN 未知

    公开(公告)号：DE112018003087T5

    公开(公告)日：2020-03-05

    申请号：DE112018003087

    申请日：2018-07-27

    Applicant: IBM

    Inventor： VEZYRTZIS CHRISTOS ,  CHUANG PIERCE I-JEN ,  BUYUKTOSUNOGLU ALPER ,  RESTLE PHILLIP JOHN ,  BOSE PRADIP

    IPC: G06F1/32

    Abstract: Es werden Techniken zum Ermöglichen einer On-Chip-Rauschreduzierung und/oder - minderung der Versorgungsspannung unter Verwendung von lokalen Detektionsschleifen in einem Prozessorkern bereitgestellt. In einem Beispiel kann ein durch einen Computer umgesetztes Verfahren ein Erkennen, durch einen Prozessorkern, eines Spannungseinbruchs auf einem ersten Bereich des Prozessorkerns aufweisen. Das durch einen Computer umgesetzte Verfahren kann auch ein Übertragen, durch den Prozessorkern, von Spannungseinbruchinformationen zu einem lokalen Controller, der sich in dem ersten Bereich befindet, und zu einem globalen Controller, der sich in dem Prozessorkern befindet, aufweisen. Ferner kann das durch einen Computer umgesetzte Verfahren ein Anwenden, durch den Prozessorkern, einer ersten Minderungsgegenmaßnahme auf den ersten Bereich des Prozessorkerns in Reaktion auf eine lokale Anweisung aufweisen, die von dem lokalen Controller empfangen wurde. Die lokale Anweisung kann eine Angabe der ersten Minderungsgegenmaßnahme aufweisen.

    Vorhersage der ungeordneten Parallelverarbeitung der Befehle von Threads in einem Multithread-Prozessor
    8.
    发明专利
    Vorhersage der ungeordneten Parallelverarbeitung der Befehle von Threads in einem Multithread-Prozessor 未知

    公开(公告)号：DE102012210895A1

    公开(公告)日：2013-01-03

    申请号：DE102012210895

    申请日：2012-06-26

    Applicant: IBM

    Inventor： BURCEA IOANA MONICA ,  BUYUKTOSUNOGLU ALPER ,  PRASKY BRIAN ROBERT ,  SRINIVASAN VIJAYALAKSHMI

    IPC: G06F9/38 ,  G06F9/46

    Abstract: Systeme und Verfahren zur Vorhersage der ungeordneten Parallelverarbeitung der Befehle (ILP) von Threads, die in einem Multithread-Prozessor ausgeführt werden, und zur Priorisierung ihrer Planung werden hierin beschrieben. Ein Aspekt stellt das Verfolgen des Abschlusses von Befehlen mithilfe einer globalen Abschlusstabelle bereit, die ein KopfsegmeVorhersagewerte für jeden Befehl in einer Vorhersagetabelle, die über Befehlskennungen indiziert sind, die jedem Befehl zugeordnet sind, wobei ein Vorhersagewert konfiguriert ist, um anzugeben, ob ein Befehl voraussichtlich vom Kopfsegment oder vom Endsegment kommen wird; und das Vorhersagen, dass Threads mit mehr Befehlen vom Endsegment einen höheren Grad an ungeordneter Parallelverarbeitung der Befehle aufweisen. Auch andere Ausführungsformen und Aspekte werden hierin beschrieben.

    Predicting out of order instruction level parallelism of threads in a multi-threaded processor
    9.
    发明专利
    Predicting out of order instruction level parallelism of threads in a multi-threaded processor 未知

    公开(公告)号：GB2492457A

    公开(公告)日：2013-01-02

    申请号：GB201210975

    申请日：2012-06-21

    Applicant: IBM

    Inventor： PRASKY BRIAN ROBERT ,  VIJAYALAKSHMI SRINIVASAN ,  BURCEA IOANA ,  BUYUKTOSUNOGLU ALPER

    IPC: G06F9/38

    Abstract: The application discloses systems and methods for predicting out-of-order instruction-level parallelism (ILP) of threads being executed in a multi-threaded processor and. prioritizing scheduling thereof. One aspect provides for tracking completion of thread instructions using a global completion table having a head segment and a tail segment. Prediction values for each instruction are stored in a prediction table and indexed via instruction identifiers associated with each instruction. The prediction value being configured to indicate that an instruction is predicted to issue from either the head or tail segment and predicting that threads with more instructions issuing from the tail segment have a higher degree of out-of-order instruction-level parallelism. Further, the out-of-order instruction level parallelism prediction is used to schedule the instructions.

    BETRIEBSSPANNUNG EINER HALBLEITEREINHEIT
    10.
    发明专利
    BETRIEBSSPANNUNG EINER HALBLEITEREINHEIT 未知

    公开(公告)号：DE112023001803T5

    公开(公告)日：2025-03-06

    申请号：DE112023001803

    申请日：2023-01-17

    Applicant: IBM

    Inventor： COLLURA ADAM ,  ROMAIN MICHAEL ,  HUOTT WILLIAM ,  OWCZARCZYK PAWEL ,  JACOBI CHRISTIAN ,  SAPORITO ANTHONY ,  SHUM CHUNG-LUNG ,  BUYUKTOSUNOGLU ALPER ,  WEBEL TOBIAS ,  CADIGAN JR MICHAEL ,  LOGSDON PAUL ,  CAREY SEAN ,  ANDERSON KARL ,  CICHANOWSKI MARK ,  PAYER STEFAN

    IPC: G06F1/28

    Abstract: Das hierin beschriebene Verfahren und die hierin beschriebenen Systeme ermöglichen es, unerwünschte Leistungs- oder Spannungsschwankungen in Bereichen einer Halbleitereinheit zu erkennen und abzuschwächen. Das Verfahren umfasst ein Erkennen eines Bereichs eines Prozessorchips wie zum Beispiel einen einzelnen Prozessor, der eine verringerte Leistungsaufnahme und eine daraus resultierende örtliche Spannungsspitze (z.B. eine Spitze, die Vmax übersteigt) aufweist, die das allgemeine Lebensende der Einheit beschleunigen würde. Die beschriebenen Systeme reagieren durch Aktivieren von Schaltungen oder Stromerzeugern, die sich in dem betreffenden Bereich befinden, um mittels eines Schutzstroms zusätzliche Leistung zu entnehmen. Der Schutzstrom setzt die lokalen Spannungsspitzen wieder auf innerhalb eines bestimmten vorgegebenen Bereichs herab. Die daraus resultierende Verringerung der Zeit oberhalb von Vmax beim Prüfen verringert die Anzahl von Einheiten, die aufgrund von Vmax-Überschreitungen aussortiert werden müssen, und erhöht die erwartete Zuverlässigkeit und Lebensdauer der Einheit im Betrieb.

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