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    Verfahren zum Herstellen einer Halbleitereinrichtung mit Bilden von porösem Silizium-Dielektrikum
    11.
    发明专利
    Verfahren zum Herstellen einer Halbleitereinrichtung mit Bilden von porösem Silizium-Dielektrikum 未知

    公开(公告)号：DE112007003793B4

    公开(公告)日：2016-11-17

    申请号：DE112007003793

    申请日：2007-01-24

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： WEBER FRANK

    IPC: H01L21/31 ,  H01L21/768

    Abstract: Verfahren zum Herstellen einer Halbleitereinrichtung, wobei das Verfahren aufweist: • Bilden einer Siliziumschicht (183) über einem Substrat (101); • Bilden einer Öffnung (190) durch die Siliziumschicht (183); • Füllen der Öffnung (190) mit einem Leiter (212); • anodisches Ätzen der Siliziumschicht (183), so dass poröses Silizium (183A) gebildet wird; und • Passivieren des porösen Siliziums (183A), wobei das Passivieren des porösen Siliziums (183A) das Behandeln des porösen Siliziums (183A) mit einem Halogenieragens, gefolgt von einer organometallischen Verbindung aufweist.

    Verfahren zur Herstellen einer Halbleitervorrichtung mit porösem Silizium-Dielektrikum
    14.
    发明专利
    Verfahren zur Herstellen einer Halbleitervorrichtung mit porösem Silizium-Dielektrikum 未知

    公开(公告)号：DE112007000215B4

    公开(公告)日：2015-01-22

    申请号：DE112007000215

    申请日：2007-01-24

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： WEBER FRANK

    IPC: H01L21/31 ,  H01L21/768

    Abstract: Die Ausführungsformen der Erfindung stellen eine Halbleitereinrichtung, welches ein Dielektrikum aufweist, durch sein Herstellungsverfahren bereit. Ein Herstellungsverfahren weist auf ein Bilden einer Siliziumschicht über einem Substrat, ein Bilden einer Öffnung durch die Siliziumschicht, ein Füllen der Öffnung mit einem Leiter und ein anodisches Ätzen der Siliziumschicht zum Erzeugen von porösem Silizium. Die Ausführungsformen weisen ferner das Passivieren des porösen Siliziums wie durch die Behandlung seiner Oberfläche mit einer organometallischen Verbindung auf. Weitere Ausführungsformen der Erfindung stellen eine Halbleitereinrichtung bereit, welche eine Schicht mit funktionalen Elementen sowie eine Verbindungsstruktur über der Schicht aufweist, wobei die Verbindungsstruktur ein poröses Silizium-Dielektrikum aufweist. In einer Ausführungsform der Erfindung weist die Verbindungsstruktur eine duale Damaszener-Verbindungsstruktur auf. Die Ausführungsformen weisen einen Passivierungsschritt nach dem Schritt der Oxidation des porösen Siliziums auf.

    15.
    发明专利
    未知

    公开(公告)号：DE112005002692B3

    公开(公告)日：2009-11-19

    申请号：DE112005002692

    申请日：2005-11-02

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： WEBER FRANK

    IPC: H01L21/316 ,  C23C16/56 ,  H01L21/3105 ,  H01L21/312

    Abstract: In preferred embodiments, a polydentate pore-sealing ligand is used to seal or repair pores damaged by plasma processing. The polydentate ligand includes bidentate ligands corresponding to the general formula X-CH 2 -(CH 2 ) n -CH 2 -X or X-Si(CH 3 ) 2 -(CH 2 ) n -Si(CH 3 ) 2 -X. The polydentate ligand also includes tridendate ligands corresponding to the general formula X-CH 2 -(CH 2 ) m (CXH)(CH 2 ) o -CH 2 -X or X-Si(CH 3 ) 2 -(CH 2 ) m (CXH)(CH 2 ) o -Si(CH 3 ) 2 -X. Alternative embodiments may include single or multiply branched polydentate ligands. Other embodiments include ligands that are cross-linked after attachment to the dielectric. Still other embodiments include a derivatization reaction wherein silanol groups formed by plasma damage are removed and favorable dielectric properties are restored.

    16.
    发明专利
    未知

    公开(公告)号：DE59913924D1

    公开(公告)日：2006-11-30

    申请号：DE59913924

    申请日：1999-02-22

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： SAVIGNAC DOMINIQUE ,  WIRTH NORBERT ,  WEBER FRANK

    IPC: G01R31/26 ,  G01R31/316 ,  G01R31/28

    Abstract: The arrangement identifies contact faults on testing integrated circuits with several pins (5) extending from a housing (8) of the integrated circuit. The pins (5) are connected to respective pads (2) on a semiconductor body (1) of the integrated circuit. Pull-up or pull-down devices (9) are provided in the path between the respective pads (2) and the input of the integrated circuit. The pull-up or pull-down devices (9) hold the pads (2) to a high or a low potential by impressing a holding current when, on testing, the respective pin (5) is not contacted, so that an actuation of the circuit part connected to the pin (5) is prevented.

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