公开(公告)号：AU8882301A

公开(公告)日：2002-03-26

申请号：AU8882301

申请日：2001-09-07

Applicant: INTEL CORP

Inventor： BARKATULLAH JAVED ,  KURD NASSER

IPC: G06F1/10 ,  H03D13/00 ,  H03K5/13 ,  H03K5/15 ,  H03L7/07 ,  H03L7/081 ,  H03L7/089

Abstract: A skew measure circuit, an exclusion circuit, and an up/down counter are connected to form a skew detection circuit. The skew measure circuit asserts a first output signal if a first input clock leads a second input clock, and asserts a second output signal if the second clock leads the first clock. The exclusion circuit provides first and second digital pulse signals that represent the outputs of the skew measure circuit. The exclusion circuit also prevents the states of these pulse signals from changing, so long as the skew measure circuit is experiencing metastability. The up/down counter's count is incremented in response to the first pulse signal and decremented in response to the other pulse signal.

公开(公告)号：DE102020134339A1

公开(公告)日：2021-12-30

申请号：DE102020134339

申请日：2020-12-21

Applicant: INTEL CORP

Inventor： SHEN KUAN-YUEH ,  KURD NASSER ,  FALLIN JOHN

IPC: H03L7/08

Abstract: Einige Ausführungsformen enthalten Vorrichtungen mit einem ersten Pfad in einem Phasenregelkreis, wobei der erste Pfad einen Phasenfrequenzdetektor enthält, um ein erstes Signal mit einer ersten Frequenz und einen ersten Knoten zu empfangen, um eine Spannung bereitzustellen; einen Oszillator, der mit einem zweiten Knoten und dem ersten Knoten gekoppelt ist, um ein zweites Signal mit einer zweiten Frequenz an dem zweiten Knoten bereitzustellen; einen zweiten Pfad, der einen Frequenzteiler enthält, der mit dem zweiten Knoten und dem Phasenfrequenzdetektor gekoppelt ist; und eine Schaltung zum Erzeugen digitaler Informationen mit einem Wert auf der Grundlage eines Werts der Spannung an dem zweiten Knoten.

公开(公告)号：DE112020000946T5

公开(公告)日：2021-12-02

申请号：DE112020000946

申请日：2020-01-13

Applicant: INTEL CORP

Inventor： MOSALIKANTI PRAVEEN ,  KURD NASSER ,  GENDLER ALEXANDER

IPC: H03L7/089 ,  G06F1/04

Abstract: Es werden eine Einrichtung und ein Verfahren beschrieben, die vor einem Ereignis, das zu einem Frequenzüberschwingen führen könnte, ein Signal an einen Spannungsregler oder Generator senden, welches eine temporäre Versorgungsspannungs- und/oder -stromerhöhung anfordert. Dies ermöglicht, dass eine Taktquelle, wie etwa eine Phasenregelschleife (PLL), schnell einrastet, während keine Langzeitspannungsschutzbänder benötigt werden. Die Einrichtung und das Schema ermöglichen eine fliegende Änderung der Versorgungsspannung und/oder Taktfrequenz für einen Prozessor mit geringer bis keiner Auswirkung auf Vmin. Während des Taktfrequenzüberschwingens wird die Versorgungsspannung temporär erhöht und dann auf den erwarteten Spannungspegel der Leistungsversorgung reduziert. Eine solche Erhöhung ermöglicht das Absorbieren der Taktfrequenzüberschwingungsauswirkung. Der Versorgungsspannungspegel kann stufenweise reduziert werden, um ein potentielles Unterschwingen der Taktfrequenz zu vermeiden.

公开(公告)号：DE112019002628T5

公开(公告)日：2021-04-01

申请号：DE112019002628

申请日：2019-05-28

Applicant: INTEL CORP

Inventor： KURD NASSER ,  RAGLAND DANIEL ,  AMBARDEKAR AMEYA ,  FALLIN JOHN ,  MOSALIKANTI PRAVEEN ,  GROSSNICKLE VAUGHN J

IPC: G06F1/04

Abstract: Techniken und Mechanismen für einen integrierten Schaltungschip (IC-Chip) zum Erzeugen eines Taktsignals zur Verwendung durch eine oder mehrere Ressourcen des IC-Chips. In einer Ausführungsform wird ein Taktsignal mit Phasenregelschleifenschaltungsanordnung (PLL-Schaltungsanordnung) eines IC-Chips basierend auf einem zyklischen Signal erzeugt, das durch eine externe Quelle an den IC-Chip bereitgestellt wird. Eine Versorgungsspannung, die an die PLL-Schaltungsanordnung bereitgestellt wird, wird automatisch basierend auf einem aus einer angeforderten Frequenz für das Taktsignal, einer Frequenz des empfangenen zyklischen Signals oder einer Spannung eines Steuersignals erhöht, das durch einen spannungsgesteuerten Oszillator der PLL-Schaltungsanordnung verwendet wird. In einer anderen Ausführungsform wird automatisch eine Reihe inkrementeller Änderungen auf eine Frequenz des Taktsignals nach einem vorgegebenen Übertaktungsschema oder Untertaktungsschema ausgeführt.

公开(公告)号：DE112018004116T5

公开(公告)日：2020-05-20

申请号：DE112018004116

申请日：2018-09-06

Applicant: INTEL CORP

Inventor： MOSALIKANTI PRAVEEN ,  KURD NASSER

IPC: H03L7/081 ,  G06F1/10 ,  H03L7/089

Abstract: Eine Vorrichtung für adaptive Taktung mit geringer Latenz umfasst: eine erste Stromversorgungsschiene zum Bereitstellen einer ersten Energie; eine zweite Stromversorgungsschiene zum Bereitstellen einer zweiten Energie; eine dritte Stromversorgungsschiene zum Bereitstellen einer dritten Energie; einen Spannungsteiler, der mit den ersten, zweiten und dritten Stromversorgungsschienen gekoppelt ist; einen Biasgenerator, der mit dem Spannungsteiler und der dritten Stromversorgungsschiene gekoppelt ist; einen Oszillator, der mit dem Biasgenerator und der ersten Versorgungsschiene gekoppelt ist; und ein Taktverteilungsnetzwerk zum Bereitstellen einer Ausgabe des Oszillators an eine oder mehrere Logiken, wobei das Taktverteilungsnetzwerk mit der zweiten Stromversorgungsschiene gekoppelt ist.