公开(公告)号：WO2007078701A3

公开(公告)日：2008-01-03

申请号：PCT/US2006047301

申请日：2006-12-11

Applicant: INTEL CORP ,  KURTS TSVIKA ,  MEHALEL MOTY ,  MANDELBLAT JULIUS ,  GENDLER ALEXANDER

Inventor： KURTS TSVIKA ,  MEHALEL MOTY ,  MANDELBLAT JULIUS ,  GENDLER ALEXANDER

IPC: G06F11/00 ,  G06F11/07

CPC classification number: G06F11/0772 ,  G06F11/0742 ,  G06F11/076 ,  G06F11/1064

Abstract: Briefly, a method, main processing unit and a computer system to report a failure in a bit of a memory line by updating first and second counters for a first time and a second time correction of bit failures in a line, respectively. The updating of first and second counters after a third time correction of bit failure in the line is disabled.

Abstract translation: 简而言之，一种方法，主处理单元和计算机系统，分别通过一行更新第一和第二计数器以及一行中的位故障的第二次校正来报告存储器线路中的故障。 在线路中的位故障第三次校正之后，第一和第二计数器的更新被禁用。

公开(公告)号：DE112020000946T5

公开(公告)日：2021-12-02

申请号：DE112020000946

申请日：2020-01-13

Applicant: INTEL CORP

Inventor： MOSALIKANTI PRAVEEN ,  KURD NASSER ,  GENDLER ALEXANDER

IPC: H03L7/089 ,  G06F1/04

Abstract: Es werden eine Einrichtung und ein Verfahren beschrieben, die vor einem Ereignis, das zu einem Frequenzüberschwingen führen könnte, ein Signal an einen Spannungsregler oder Generator senden, welches eine temporäre Versorgungsspannungs- und/oder -stromerhöhung anfordert. Dies ermöglicht, dass eine Taktquelle, wie etwa eine Phasenregelschleife (PLL), schnell einrastet, während keine Langzeitspannungsschutzbänder benötigt werden. Die Einrichtung und das Schema ermöglichen eine fliegende Änderung der Versorgungsspannung und/oder Taktfrequenz für einen Prozessor mit geringer bis keiner Auswirkung auf Vmin. Während des Taktfrequenzüberschwingens wird die Versorgungsspannung temporär erhöht und dann auf den erwarteten Spannungspegel der Leistungsversorgung reduziert. Eine solche Erhöhung ermöglicht das Absorbieren der Taktfrequenzüberschwingungsauswirkung. Der Versorgungsspannungspegel kann stufenweise reduziert werden, um ein potentielles Unterschwingen der Taktfrequenz zu vermeiden.

公开(公告)号：DE112018004329T5

公开(公告)日：2020-05-14

申请号：DE112018004329

申请日：2018-08-27

Applicant: INTEL CORP

Inventor： GENDLER ALEXANDER ,  SISTLA KRISHNAKANTH V ,  VARMA ANKUSH ,  SZAPIRO ARIEL

IPC: G06F1/32

Abstract: In einer Ausführungsform weist ein Prozessor eine Leistungssteuereinheit, eine Master-Verarbeitungsengine, eine Gruppe von Slave-Verarbeitungsengines und einen Spannungsregler auf. Die Master-Verarbeitungsengine steuert, als Reaktion auf einen Erhalt einer Änderungsnachricht von der Leistungssteuereinheit, den Spannungsregler, um einen Spannungspegel einzustellen, der der Master-Verarbeitungsengine und der Gruppe von Slave-Verarbeitungsengines bereitgestellt wird. Es werden andere Ausführungsformen beschrieben und beansprucht.

公开(公告)号：AU2021200136B2

公开(公告)日：2025-04-17

申请号：AU2021200136

申请日：2021-01-11

Applicant: INTEL CORP

Inventor： GENDLER ALEXANDER ,  AMBARDEKAR AMEYA ,  ANGEL NIMROD ,  WIJERATNE SAPUMAL ,  UAN-ZO-LI ALEXANDER ,  SCHIFF TOD ,  VIJ VIKAS

IPC: G06F1/3212 ,  G06F1/324 ,  G06F1/3296

Abstract: A dedicated pin of a processor or system-on-chip (SoC) is used to indicate whether power level (e.g., charge, voltage, and/or current) of a battery falls below a threshold. The threshold can be predetermined or programmable. The battery is used to provide power to the processor and/or SoC. Upon determining that the power level of the battery falls below the threshold, the processor by-passes the conventional process of entering low performance or power mode, and directly throttles voltage and/or operating frequency of the processor. This allows the processor to continue to operate at low battery power. The fast transition (e.g., approximately 10 pS) from an active state to a low performance or power mode, in accordance with a logic level of the voltage on the dedicated pin, reduces decoupling capacitor design requirements, and makes it possible for the processor to adapt higher package power control settings (e.g., PL4). Platform PCU Core(s) 100 101a 401 101e 402 During reset PCU enables fast LFM response in core Platform detects a low battery voltage condition Platform asserts LPMpin to request 403 low operating condition PCU indicates fastthrottle indication to core i 404 Core moves to fast LPM while taking care of other flow (e.g., T 1, GV, S1, etc.) in progress Platform detects normal battery voltage condition De-asserts LPMpin PI easrsfs PCU de-asserts fast throttle indication to core Core moves to previous V/F operating 405 point Fig. 4

公开(公告)号：DE112019001001T5

公开(公告)日：2020-12-10

申请号：DE112019001001

申请日：2019-02-28

Applicant: INTEL CORP

Inventor： CHYNOWETH MICHAEL W ,  CHABUKSWAR RAJSHREE ,  WEISSMANN ELIEZER ,  BRANDT JASON W ,  GENDLER ALEXANDER ,  YASIN AHMAD ,  KONSOR PATRICK ,  GOHAD SNEHA ,  FREELOVE WILLIAM

IPC: G06F1/32 ,  G06F11/34 ,  G06F12/1045

Abstract: In einer Ausführungsform enthält ein Prozessor einen oder mehrere Kerne mit einer Cache-Speicherhierarchie; einen mit dem einen oder den mehreren Kernen gekoppelten Leistungsüberwacher, wobei der Leistungsüberwacher die Leistung des einen oder der mehreren Kerne überwachen soll, wobei der Leistungsüberwacher die Pipeline-Kosten-Metadaten mindestens teilweise auf der Grundlage von Zählinformationen berechnen soll, die mit der Cache-Speicherhierarchie verknüpft sind; und einen Energie-Controller, der mit dem Leistungsüberwacher gekoppelt ist, wobei der Energie-Controller die Pipeline-Kosten-Metadaten empfangen soll und mindestens teilweise auf der Grundlage der Pipeline-Kosten-Metadaten einen Niedrigenergiezustand bestimmen soll, in den der eine oder die mehreren Kerne eintreten sollen. Es werden noch andere Ausführungsformen beschrieben und beansprucht.

公开(公告)号：DE112020001586T5

公开(公告)日：2022-03-03

申请号：DE112020001586

申请日：2020-03-18

Applicant: INTEL CORP

Inventor： JAMBUR SATHYANARAYANA KRISHNAMURTHY ,  VALENTINE ROBERT ,  GENDLER ALEXANDER ,  ZOBEL SHMUEL ,  BERGER GAVRI ,  STEINER IAN M ,  GUPTA NIKHIL ,  HADAS EYAL ,  HACHAMO EDO ,  SUBRAMANIAN SUMESH

IPC: G06F1/3234

Abstract: Bei einer Ausführungsform beinhaltet ein Prozessor eine Stromschutzsteuervorrichtung zum: Empfangen von Anweisungsbreiteninformationen und Anweisungstypinformationen, die mit einer oder mehreren Anweisungen assoziiert sind, die in einer Anweisungswarteschlange gespeichert sind, vor der Ausführung der einen oder der mehreren Anweisungen durch eine Ausführungsschaltung; Bestimmen eines Leistungslizenzniveaus für den Kern basierend auf den entsprechenden Anweisungsbreiteninformationen und den Anweisungstypinformationen; Erzeugen einer Anforderung für eine Lizenz für den Kern, die dem Leistungslizenzniveau entspricht; und Kommunizieren der Anforderung zu einer Leistungssteuervorrichtung, wenn die eine oder mehreren Anweisungen nicht spekulativ sind, und Aufschieben der Kommunikation der Anforderung, wenn mindestens eine der einen oder mehreren Anweisungen spekulativ ist. Andere Ausführungsformen sind beschrieben und werden beansprucht.

公开(公告)号：DE112018007545T5

公开(公告)日：2021-01-21

申请号：DE112018007545

申请日：2018-05-01

Applicant: INTEL CORP

Inventor： ROTEM EFRAIM ,  WEISSMANN ELIEZER ,  DEHAEMER ERIC ,  GENDLER ALEXANDER ,  SHULMAN NADAV ,  SISTLA KRISHNAKANTH ,  ROSENZWEIG NIR ,  VARMA ANKUSH ,  SZAPIRO ARIEL ,  ALBAHARI ARYE ,  MELAMED IDO ,  MISGAV NIR ,  GARG VIVEK ,  ANGEL NIMROD ,  PURANDARE ADWAIT ,  KOREM ELKANA

IPC: G06F1/32

Abstract: Es ist ein lokaler Energiesteuerungsarbiter zur Verbindung mit einer globalen Energiesteuerungseinheit einer Verarbeitungsplattform mit mehreren Verarbeitungseinheiten vorgesehen. Der lokale Energiesteuerungsarbiter steuert eine lokale Verarbeitungseinheit der Verarbeitungsplattform. Der lokale Energiesteuerungsarbiter weist eine Schnittstelle zum Empfangen, von der globalen Energiesteuerungseinheit, einer lokalen Leistungsgrenze, die der lokalen Verarbeitungseinheit abhängig von einer globalen Energiesteuerungsschätzung zugewiesen wird, und Verarbeitungsschaltungen auf, zum Bestimmen von jeglicher Änderung an einer oder mehr Verarbeitungsbedingungen, die in der lokalen Verarbeitungseinheit vorherrschen, in einer Zeitskala, welche kürzer als eine Dauer ist, für die die lokale Leistungsgrenze auf die lokale Verarbeitungseinheit durch die globale Energiesteuerungseinheit angewendet wird, und zum Auswählen einer Leistungsebene für die lokale Verarbeitungseinheit abhängig sowohl von der lokalen Leistungsgrenze als auch von der bestimmten Änderung, falls vorliegend, an den vorherrschenden Verarbeitungsbedingungen in der lokalen Verarbeitungseinheit.

公开(公告)号：DE112020001693T5

公开(公告)日：2022-01-13

申请号：DE112020001693

申请日：2020-02-28

Applicant: INTEL CORP

Inventor： GENDLER ALEXANDER ,  AIZIK YONI ,  RANEL CHEN ,  MELAMED IDO ,  VAIBERMAN EDWARD

IPC: G06F1/3234 ,  G06F9/00 ,  G06F13/00

Abstract: Ausführungsformen beinhalten einen autonomen Kernperimeter, der dazu konfiguriert ist, den Zustand eines Kerns eines Mehrkernprozessors zu speichern, bevor das Prozessor-Package in einen Zustand mit geringer Leistung versetzt wird. Der autonome Kernperimeter jedes Kerns ist dazu konfiguriert, ein Abbild einer Mikrocontroller-Firmware, falls es nicht zuvor durch einen anderen Kern gespeichert wurde, zusammen mit den eindeutigen Arbeitszustandsinformationen des Mikrocontrollers dieses Kerns in einem externen Speicher zu speichern. Beim Wiederherstellen wird das einzelne Mikrocontroller-Firmware-Abbild aus dem externen Speicher abgerufen und zusammen mit dem eindeutigen Arbeitszustand jedes Kerns an jeden Kern gepusht.

公开(公告)号：AU2021200136A1

公开(公告)日：2021-12-23

申请号：AU2021200136

申请日：2021-01-11

Applicant: INTEL CORP

Inventor： GENDLER ALEXANDER ,  AMBARDEKAR AMEYA ,  ANGEL NIMROD ,  WIJERATNE SAPUMAL ,  UAN-ZO-LI ALEXANDER ,  SCHIFF TOD ,  VIJ VIKAS

IPC: G06F1/3212 ,  G06F1/324 ,  G06F1/3296

Abstract: A dedicated pin of a processor or system-on-chip (SoC) is used to indicate whether power level (e.g., charge, voltage, and/or current) of a battery falls below a threshold. The threshold can be predetermined or programmable. The battery is used to provide power to the processor and/or SoC. Upon determining that the power level of the battery falls below the threshold, the processor by-passes the conventional process of entering low performance or power mode, and directly throttles voltage and/or operating frequency of the processor. This allows the processor to continue to operate at low battery power. The fast transition (e.g., approximately 10 pS) from an active state to a low performance or power mode, in accordance with a logic level of the voltage on the dedicated pin, reduces decoupling capacitor design requirements, and makes it possible for the processor to adapt higher package power control settings (e.g., PL4). Platform PCU Core(s) 100 101a 401 101e 402 During reset PCU enables fast LFM response in core Platform detects a low battery voltage condition Platform asserts LPMpin to request 403 low operating condition PCU indicates fastthrottle indication to core i 404 Core moves to fast LPM while taking care of other flow (e.g., T 1, GV, S1, etc.) in progress Platform detects normal battery voltage condition De-asserts LPMpin PI easrsfs PCU de-asserts fast throttle indication to core Core moves to previous V/F operating 405 point Fig. 4

公开(公告)号：DE102020118205A1

公开(公告)日：2021-02-18

申请号：DE102020118205

申请日：2020-07-10

Applicant: INTEL CORP

Inventor： DIAMAND ISRAEL ,  ROSNER RONI ,  VENKATESAN RAVI ,  SHUA SHLOMI ,  SHITRIT OZ ,  BEZBROZ HENRIETTA ,  GENDLER ALEXANDER ,  FALIK OHAD ,  WALTER ZIGI ,  ALKALAY SHLOMI ,  BEHAR MICHAEL

IPC: G06F13/00

Abstract: Hierin sind Verfahren und Einrichtungen zum Implementieren mehrerer Inferenz-Rechen-Engines offenbart. Eine offenbarte beispielhafte Einrichtung beinhaltet eine erste Inferenz-Rechen-Engine, eine zweite Inferenz-Rechen-Engine und ein Accelerator on Coherent Fabric (Beschleuniger auf kohärentem Fabric) zum Koppeln der ersten Inferenz-Rechen-Engine und der zweiten Inferenz-Rechen-Engine zu einem Converged Coherence Fabric (Fabric mit konvergierter Kohärenz) eines System-on-Chip, wobei das Accelerator on Coherent Fabric ausgelegt ist zum Arbitrieren von Anforderungen von der ersten Inferenz-Rechen-Engine und der zweiten Inferenz-Rechen-Engine, um einen einzelnen In-Die-Interconnect-Port zu nutzen.