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公开(公告)号：WO0223715A3
公开(公告)日：2003-02-06
申请号：PCT/US0127652
申请日：2001-09-07
Applicant: INTEL CORP , BARKATULLAH JAVED , KURD NASSER
Inventor： BARKATULLAH JAVED , KURD NASSER
CPC classification number: H03D13/003 , G06F1/10 , H03K5/133 , H03K5/15013 , H03L7/07 , H03L7/081 , H03L7/0814 , H03L7/089
Abstract: A skew measure circuit (108), an exclusion circuit, and an up/down counter (116) are connected to form a skew detection circuit. The skew measure circuit (108) asserts a first output signal if a first input clock leads a second input clock, and asserts a second output signal if the second clock leads the first clock. The exclusion circuit (112) provides first and second digital pulse signals that represent the outputs of the skew measure circuit. The exclusion circuit also prevents the states of these pulse signals from changing, so long as the skew measure cicuit is experiencing metastability. The up/down counter's count is incremented in response to the first pulse signal and decremented in response to the other pulse signal.
Abstract translation: 连接倾斜测量电路（108），排除电路和升降计数器（116）以形成偏斜检测电路。 如果第一输入时钟引导第二输入时钟，则偏斜测量电路（108）确定第一输出信号，并且如果第二时钟引导第一时钟则断言第二输出信号。 排除电路（112）提供表示歪斜测量电路的输出的第一和第二数字脉冲信号。 排除电路也可以防止这些脉冲信号的状态发生变化，只要倾斜测量结果正在经历亚稳态。 升/减计数器的计数响应于第一脉冲信号而增加，并响应于另一个脉冲信号递减。
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公开(公告)号：WO2004001563A3
公开(公告)日：2005-04-21
申请号：PCT/US0314876
申请日：2003-05-09
Applicant: INTEL CORP
Inventor： BARKATULLAH JAVAD , KURD NASSER
CPC classification number: H03K3/0315
Abstract: According to some embodiments, a plurality of ring oscillators are associated with a generation and/or distribution of a clock signal.
Abstract translation: 根据一些实施例，多个环形振荡器与时钟信号的产生和/或分配相关联。
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公开(公告)号：WO2004095240A3
公开(公告)日：2005-06-02
申请号：PCT/US2004003386
申请日：2004-02-06
Applicant: INTEL CORP
Inventor： KURD NASSER , BARKATULLAH JAVED
CPC classification number: G01R19/16519 , G01K7/32 , G01R19/16552 , G01R19/16566 , G01R31/275 , G06F1/08 , H03L7/06
Abstract: On-die voltage and/or frequency detectors. For one aspect, an adaptive frequency clock generation circuit includes a droop detector to detect a supply voltage level and to cause the frequency of an on-die clock signal to be adjusted accordingly.
Abstract translation: 片上电压和/或频率检测器。 一方面，自适应频率时钟生成电路包括下降检测器，用于检测电源电压电平并且使得相应地调整芯片上时钟信号的频率。
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公开(公告)号：DE102020134682A1
公开(公告)日：2021-11-11
申请号：DE102020134682
申请日：2020-12-22
Applicant: INTEL CORP
Inventor： SHEN KUAN-YUEH , KURD NASSER
IPC: H03K5/156
Abstract: Eine Mehrfachrückkopplungsschaltung, die einen tastverhältniskorrigierten Referenztakt fREFvergleicht und eine Anzahl von identischen Verzögerungsleitungen steuert, um einen neuen Takt mit einer Frequenz, die ein Vielfaches (z. B. 2-faches, 4-faches usw.) der Frequenz von fREFist, mit einem Tastverhältnis (DC) von ungefähr 50 % zu erzeugen. Der neue Takt wird als Referenztakt für eine Phasenregelschleife (PLL) oder eine vervielfachende Verzögerungsregelschleife (MDLL) verwendet, was zu kürzeren Verriegelungszeiten für die PLL/ MDLL, einer höheren Bandbreite für die PLL/MDLL, und einem niedrigeren Langzeit-Ausgangstaktjitter führt. Die Mehrfachrückkopplungsschaltung kann außerdem als Niederleistungstaktgenerator verwendet werden.
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公开(公告)号：DE112019000479T5
公开(公告)日：2020-10-22
申请号：DE112019000479
申请日：2019-02-14
Applicant: INTEL CORP
Inventor： MOSALIKANTI PRAVEEN , WANG QI , NEIDENGARD MARK L , GROSSNICKLE VAUGHN J , KURD NASSER
Abstract: Es wird eine Vorrichtung bereitgestellt, die umfasst: eine Frequenzregelschleife (FLL), die einen Oszillator mit mehreren Verzögerungsstufen umfasst, wobei eine Ausgabe jeder Verzögerungsstufe gezählt wird, um eine Frequenz der FLL zu bestimmen; und eine oder mehrere Schaltungen, die mit der FLL gekoppelt sind, um eine Stromversorgung der FLL gemäß der bestimmten Frequenz der FLL einzustellen.
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Patent Agency Ranking
公开(公告)号：DE102021130628A1
公开(公告)日：2022-06-23
申请号：DE102021130628
申请日：2021-11-23
Applicant: INTEL CORP
Inventor： ABDELMONEUM MOHAMED A , KURD NASSER , HEGDE THRIPTHI , SRINIVASA NARAYAN , SAGAZIO PETER
Abstract: Ein Taktpuffer oder -treiber wird bis zum Empfang verifizierbarer Kryptoschlüssel selektiv gesteuert. Dieser Taktpuffer oder diese Treiber bleiben selektiv gesteuert, wodurch ein Prozessor von irgendeiner sinnvollen Funktion deaktiviert wird, bis Kryptoschlüssel decodiert, verifiziert und auf den Taktpuffer oder Treiber angewandt werden. Eine niederfrequente pseudozufällige Frequenzsprungzeitfolge wird erzeugt und zum Randomisieren eines Spreizspektrums verwendet, um einen Referenztakt (oder Ausgangstakt) eines Frequenzsynthesizers zu modulieren. Diese Sprungzeitfolge enthält den Schlüssel zum Freigeben der Kryptoschlüssel. Die PWM-modulierten Kryptoschlüssel werden von der Sprungzeitfolge getragen. Zum Decodieren der PWM-modulierten Kryptoschlüssel wird die Sprungzeitfolge verwendet. Der Referenztakt, der mit Kryptoschlüsseln in dem Spreizspektrum moduliert ist, wird gemeinsam mit der Sprungzeitfolge an einen Decoder (in einem Prozessor) gesandt. Die Kryptoschlüssel werden decodiert und dann zum Freigeben des Taktpuffers verwendet.
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公开(公告)号：DE112020000294T5
公开(公告)日：2021-09-30
申请号：DE112020000294
申请日：2020-01-15
Applicant: INTEL CORP
Inventor： ABDELMONEUM MOHAMED A , KURD NASSER , HEGDE THRIPTHI
IPC: G06F1/04
Abstract: Eine Vorrichtung und ein Verfahren zum Schutz vor unbefugter Änderung eines Referenztakts für einen Prozessor. Die Vorrichtung umfasst: einen ersten Oszillator zum Erzeugen eines ersten Takts; einen zweiten Oszillator, um einen zweiten Takt zu erzeugen; einen dritten Oszillator, um einen dritten Takt zu erzeugen; einen ersten Zähler zum Zählen der Frequenz des ersten Takts in Bezug auf einen vierten Takt; einen zweiten Zähler zum Zählen der Frequenz des zweiten Takts in Bezug auf den vierten Takt; einen dritten Zähler zum Zählen der Frequenz des dritten Takts in Bezug auf den vierten Takt; und eine Schaltung zum Vergleichen der Frequenzen des ersten, zweiten und dritten Takts miteinander. Die Oszillatoren können in einen Interposer oder ein Gehäuse eingebettet sein. Diese Oszillatoren umfassen einen oder mehrere der folgenden: LC-Oszillator, mikroelektromechanischer System (MEMs) basierender Resonator oder Ringoszillator.
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公开(公告)号：DE112019002217T5
公开(公告)日：2021-02-18
申请号：DE112019002217
申请日：2019-05-28
Applicant: INTEL CORP
Inventor： KURD NASSER , MOSALIKANTI PRAVEEN , HEGDE THRIPTHI , NEIDENGARD MARK L , GROSSNICKLE VAUGHN J , WANG QI , RAMESH KANDADAI
Abstract: Es wird eine Vorrichtung für autonome Sicherheit und funktionelle Sicherheit (FUSA) von Takt und Spannungen bereitgestellt. Die Vorrichtung kann umfassen: einen Multiplexer mit einem ersten Eingang, der kommunikativ mit einem Pin gekoppelt ist, um einen ersten Takt extern eines Die zu empfangen, und mit einem zweiten Eingang, der mit einem Ausgang eines Teilers gekoppelt ist, einen Oszillator zum Bereitstellen eines zweiten Takts und einen Zähler, der mit einem Ausgang des Multiplexers und des Oszillators verbunden ist, wobei der Zähler mit dem zweiten Takt arbeitet und eine Frequenz des ersten Takts bestimmt. Die Vorrichtung kann ferner ein Spannungsüberwachungs-Schaltungssystem zum Überwachen von Spannung(en) für die FUSA, einen Referenzgenerator für die FUSA, eine Tastverhältnis-Überwachungseinheit für die FUSA, eine Frequenzverschlechterungs-Überwachungseinheit für die FUSA und eine Phasenfehlerverschlechterungs-Überwachungseinheit für die FUSA umfassen.
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公开(公告)号：AU2003237823A8
公开(公告)日：2004-01-06
申请号：AU2003237823
申请日：2003-05-09
Applicant: INTEL CORP
Inventor： KURD NASSER , BARKATULLAH JAVAD
Abstract: According to some embodiments, a plurality of ring oscillators are associated with a generation and/or distribution of a clock signal.
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公开(公告)号：AU2003237823A1
公开(公告)日：2004-01-06
申请号：AU2003237823
申请日：2003-05-09
Applicant: INTEL CORP
Inventor： BARKATULLAH JAVAD , KURD NASSER
Abstract: According to some embodiments, a plurality of ring oscillators are associated with a generation and/or distribution of a clock signal.
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