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公开(公告)号:BR112020010935A2
公开(公告)日:2020-11-17
申请号:BR112020010935
申请日:2018-11-30
Applicant: PANASONIC IP CORP AMERICA
Inventor: CHONG SOON LIM , HAI WEI SUN , HAN BOON TEO , JING YA LI , KIYOFUMI ABE , RU LING LIAO , RYUICHI KANOH , SUGHOSH PAVAN SHASHIDHAR , TADAMASA TOMA , TAKAHIRO NISHI
IPC: H04N19/51 , H04N19/523 , H04N19/563 , H04N19/573 , H04N19/80
Abstract: a presente invenção refere-se a sistemas e métodos para codificação de vídeo. os sistemas incluem, por exemplo, um codificador de imagem que compreende: um circuito e uma memória acoplada no circuito, em que o circuito, em operação, executa o seguinte: predizer um primeiro bloco de amostras de predição para um bloco corrente de uma imagem, em que predizer o primeiro bloco de amostras de predição inclui pelo menos um processo de predição com um vetor de movimento de uma imagem diferente; preencher o primeiro bloco de amostras de predição para formar um segundo bloco de amostras de predição, em que o segundo bloco é maior do que o primeiro bloco; calcular pelo menos um gradiente utilizando o segundo bloco de amostras de predição; e codificar o bloco corrente utilizando pelo menos o gradiente calculado.
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公开(公告)号:BR112020001991A2
公开(公告)日:2020-08-18
申请号:BR112020001991
申请日:2018-08-10
Applicant: PANASONIC IP CORP AMERICA
Inventor: CHONG SOON LIM , HAI WEI SUN , HAN BOON TEO , JING YA LI , KIYOFUMI ABE , RU LING LIAO , RYUICHI KANOH , SUGHOSH PAVAN SHASHIDHAR , TADAMASA TOMA , TAKAHIRO NISHI
IPC: H04N19/105 , H04N19/157 , H04N19/537 , H04N19/96
Abstract: a presente invenção refere-se a um codificador de imagem, o qual inclui um circuito e uma memória acoplada no circuito. o circuito, em operação, executa: dividir um bloco de imagem em uma pluralidade de partições que inclui uma primeira partição que tem uma forma não retangular (por exemplo, uma forma triangular) e uma segunda partição; predizer um primeiro vetor de movimento para a primeira partição e um segundo vetor de movimento para a segunda partição; e codificar a primeira partição utilizando o primeiro vetor de movimento e a segunda partição utilizando o segundo vetor de movimento.
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公开(公告)号:MX2020001436A
公开(公告)日:2020-03-20
申请号:MX2020001436
申请日:2018-09-20
Applicant: PANASONIC IP CORP AMERICA
Inventor: TADAMASA TOMA , TAKAHIRO NISHI , KIYOFUMI ABE , RYUICHI KANOH , TAKASHI HASHIMOTO
IPC: H04N19/52 , H04N19/105 , H04N19/146 , H04N19/156 , H04N19/167 , H04N19/436
Abstract: Un codificador (100) incluye circuitos (160) y la memoria (162). Usando la memoria (162), los circuitos (160): al codificar un bloque actual en un modo de predicción inter en el que un decodificador realiza la estimación de movimiento (modo de fusión en S201), deriva un primer vector de movimiento del bloque actual (S203); almacena, en la memoria (162), el primer vector de movimiento derivado; deriva un segundo vector de movimiento del bloque actual (S204); y genera una imagen de predicción del bloque actual realizando una compensación de movimiento usando el segundo vector de movimiento (S208). Al derivar el primer vector de movimiento, el primer vector de movimiento del bloque actual es derivado usando un primer vector de movimiento de un bloque procesado.
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公开(公告)号:BRPI1009953A2
公开(公告)日:2020-02-18
申请号:BRPI1009953
申请日:2010-01-19
Applicant: PANASONIC CORP , PANASONIC IP CORP AMERICA
Inventor: CHONG SOON LIM , TAKAHIRO NISHI , YOUJI SHIBAHARA
IPC: G11B27/30 , G11B27/32 , H04N5/765 , H04N5/85 , H04N9/804 , H04N9/82 , H04N13/00 , H04N13/161 , H04N13/178 , H04N13/183 , H04N13/189 , H04N19/00 , H04N19/102 , H04N19/136 , H04N19/146 , H04N19/169 , H04N19/196 , H04N19/423 , H04N19/46 , H04N19/50 , H04N19/503 , H04N19/593 , H04N19/597 , H04N19/61 , H04N19/625 , H04N19/70 , H04N19/85 , H04N19/91
Abstract: método de codificação, método de deco- dificação, aparelho de codificação, aparelho de decodi- ficação, programa e circuito integrado. a presente invenção refere-se a um método de codificação in- clui: a definição de uma unidade de acesso (s502 a s508) e a codificação de cada uma das imagens incluídas na unidade de acesso, para cada unidade de acesso (s526). a definição (s502 a s508) inclui: a determinação de uma unidade de codificação para determinar se as imagens incluídas na unidade de acesso devem ser uniformemente codificadas em uma base por campo ou em uma base por quadro (s502) e a determinação de um tipo de campo para determinar se as imagens devem ser uniformemente codificadas como campos superiores ou campos inferiores (s504 a s508), quando é determi- nado que as imagens incluídas na unidade de acesso devem ser codificadas em uma base por campo. na codificação (s526), cada uma das imagens é codificada para cada unidade de acesso em um formato determinado na de- terminação de uma unidade de codificação (s526) e na determinação de um tipo de campo (s502 a s508).
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公开(公告)号:MX342314B
公开(公告)日:2016-09-26
申请号:MX2014001664
申请日:2012-08-24
Applicant: PANASONIC IP CORP AMERICA
Inventor: TOSHIYASU SUGIO , TAKAHIRO NISHI , YOUJI SHIBAHARA , HISAO SASAI , KYOKO TANIKAWA , TORU MATSUNOBU , VIKTOR WAHADANIAH , CHONG SOON LIM , HAI WEI SUN , SUE MON THET NAING
IPC: H04N19/00
Abstract: Se describe un método para codificar video de acuerdo con la presente invención que incluye: escribir una pluralidad de descripciones de memoria intermedia predeterminadas en un conjunto de parámetros de secuencia de una corriente de bits de video codificado (802); escribir una pluralidad de parámetros de actualización en un encabezado de corte de la corriente de bits de video codificado para seleccionar y modificar un descripción de memoria intermedia de la pluralidad de descripciones de memoria intermedia (804); y codificar un corte en la corriente de bits de video codificado utilizando el encabezado de corte y la descripción de memoria intermedia modificada (805).
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公开(公告)号:MX341068B
公开(公告)日:2016-08-05
申请号:MX2014012269
申请日:2013-04-11
Applicant: PANASONIC IP CORP AMERICA
Inventor: TOSHIYASU SUGIO , TAKAHIRO NISHI , YOUJI SHIBAHARA , HISAO SASAI , KYOKO TANIKAWA , TORU MATSUNOBU , KENGO TERADA , TADAMASA TOMA
IPC: H04N19/70 , H04N19/176 , H04N19/423 , H04N19/563
Abstract: Un método de codificación de imágenes para codificar una o más unidades que están incluidas en una imagen, que comprende: generar una primera bandera que indica si sí o no se fija por unidad (S221) un tiempo de eliminación de datos codificados de un búfer para almacenar los datos codificado mediante un decodificador hipotético; generar una segunda bandera que indica si es constante o arbitrario un intervalo entre los tiempos de eliminación de las unidades cuando el tiempo de eliminación se fija por unidad (S222); y generar una corriente de bits codificada que incluye los datos codificados, la primera bandera y la segunda bandera (S223).
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公开(公告)号:BR112022022306A2
公开(公告)日:2022-12-20
申请号:BR112022022306
申请日:2021-05-17
Applicant: PANASONIC IP CORP AMERICA
Inventor: TAKAHIRO NISHI , TADAMASA TOMA , KIYOFUMI ABE
IPC: H04N19/70
Abstract: CODIFICADOR, DECODIFICADOR, MÉTODO DE CODIFICAÇÃO E MÉTODO DE DECODIFICAÇÃO. A presente invenção refere-se a um codificador (100) que inclui circuitos e memória acoplada ao circuito. Em operação, o circuito (i) define um parâmetro para um valor que indica que uma multicamada não é permitida, o parâmetro indica se a multicamada é permitida e (ii) define os primeiros identificadores para um valor idêntico indicando uma camada, os primeiros identificadores respectivamente identificam as respectivas camadas às quais as respectivas unidades NAL pertencem e realizam um processo de codificação de camada única nas unidades NAL, as unidades NAL pertencentes a uma sequência de vídeo codificada; e grava, em um fluxo de bits, as unidades NAL, o parâmetro e os primeiros identificadores.
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公开(公告)号:BR112022013058A2
公开(公告)日:2022-10-11
申请号:BR112022013058
申请日:2021-03-23
Applicant: PANASONIC IP CORP AMERICA
Inventor: VIRGINIE DRUGEON , KIYOFUMI ABE , TAKAHIRO NISHI , TADAMASA TOMA
IPC: H04N19/70
Abstract: CODIFICADOR, DECODIFICADOR, MÉTODO DE CODIFICAÇÃO E MÉTODO DE DECODIFICAÇÃO. Um codificador (100) inclui circuitos e memória acoplados ao circuito. Dado o id que indica uma subcamada temporal inferior diferente de uma subcamada temporal mais alta em subcamadas temporais, o circuito calcula um tempo de saída DPB [id] para uma imagem na subcamada temporal inferior (S201). Na etapa S201, o circuito do codificador (100) subtrai um delta de saída DPB [id] fornecido para cada uma das subcamadas temporais de um atraso de saída DPB compartilhado entre as subcamadas temporais, e dado maxid que indica a subcamada temporal mais alta, calcula o DPB delta de saída [id] subtraindo um atraso de remoção de CPB [maxid] e um deslocamento [id] de um atraso de remoção de CPB [id]. Em seguida, o circuito armazena o deslocamento [id] em um fluxo de bits (S202).
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公开(公告)号:BR112013018850B1
公开(公告)日:2022-09-27
申请号:BR112013018850
申请日:2012-12-19
Applicant: PANASONIC CORP , PANASONIC IP CORP AMERICA , SUN PATENT TRUST
Inventor: KENGO TERADA , TAKAHIRO NISHI , YOUJI SHIBAHARA , KYOKO TANIKAWA , HISAO SASAI , TOSHIYASU SUGIO , TORU MATSUNOBU
IPC: H04N7/00
Abstract: MÉTODO DE CODIFICAÇÃO DE IMAGEM, MÉTODO DE DECODIFICAÇÃO DE IMAGEM, APARELHO DE CODIFICAÇÃO DE IMAGEM E APARELHO DE DECODIFICAÇÃO DE IMAGEM. A presente invenção refere-se a um método de codificação de imagem para codificação de uma imagem em uma base de bloco por bloco, que inclui: selecionar, para cada um de uma pluralidade de sub-blocos incluídos em um bloco de codificação alvo e cada um incluindo uma pluralidade de coeficientes, um contexto para realizar a codificação aritmética sobre um parâmetro que indica um coeficiente de codificação alvo incluído no sub- bloco de um conjunto de contexto correspondente ao sub-bloco, com base em pelo menos um coeficiente de referência localizado em torno do coeficiente de codificação alvo, o bloco de codificação alvo sendo uma unidade de transformação (S301); e para realizar a codificação aritmética no parâmetro que indica o coeficiente de codificação alvo utilizando a informação de probabilidade sobre o contexto selecionado, em que, na seleção, o contexto é selecionado a partir do conjunto de contexto, o conjunto de contexto correspondendo a uma soma de (i) um valor que indica uma posição em uma direção horizontal do sub-bloco no bloco de codificação alvo e (ii) um valor que indica uma posição em uma direção vertical do sub-bloco no bloco de codificação alvo (S302).
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公开(公告)号:BR112022011635A2
公开(公告)日:2022-08-30
申请号:BR112022011635
申请日:2021-02-01
Applicant: PANASONIC IP CORP AMERICA
Inventor: TAKAHIRO NISHI , TADAMASA TOMA , KIYOFUMI ABE
IPC: H04N19/30 , H04N19/597 , H04N19/70
Abstract: CODIFICADOR, DECODIFICADOR, MÉTODO DE CODIFICAÇÃO E MÉTODO DE DECODIFICAÇÃO E MEIO. A presente invenção refere-se a um codificador (100) que inclui circuitos e memória conectados ao mesmo. Em operação, o circuito: alterna entre codificar um primeiro sinalizador, de acordo com o uso de um esquema de codificação multicamada para codificar uma ou mais imagens, o primeiro sinalizador indicando se é permitido o uso de uma ou mais imagens de referência intercamadas para previsão intercamadas.
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