公开(公告)号：FR2964794A1

公开(公告)日：2012-03-16

申请号：FR1003656

申请日：2010-09-14

Applicant: ST MICROELECTRONICS SA ,  COMMISSARIAT ENERGIE ATOMIQUE

Inventor： LE COZ JULIEN ,  VALENTIAN ALEXANDRE ,  FLATRESSE PHILIPPE ,  ENGELS SYLVAIN

IPC: H01L27/088

Abstract: La présente invention concerne un circuit de polarisation dynamique du substrat d'un transistor MOS de puissance (MPs), comprenant un premier commutateur (MP1, MN2) agencé pour, lorsque la tension de grille du transistor provoque la conduction du transistor, relier le substrat à une source de courant qui polarise en direct la diode intrinsèque source-substrat (Db) du transistor, la source de courant comprenant un empilement de diodes (D1, D2) de même sens que la diode intrinsèque, entre le substrat et un potentiel d'alimentation (Vss).

公开(公告)号：FR2918518A1

公开(公告)日：2009-01-09

申请号：FR0704773

申请日：2007-07-02

Applicant: ST MICROELECTRONICS SA

Inventor： LHOSTIS NICOLAS ,  FLATRESSE PHILIPPE

IPC: H03K17/00 ,  H03K17/16

Abstract: Dispositif de contrôle d'au moins un interrupteur (INT) d'alimentation monté en série avec un coeur logique (LOG_CORE) entre un premier et un deuxième potentiels (VDD, GND), le point de connexion entre l'interrupteur et le coeur logique étant porté à un troisième potentiel (VGNDV), l'interrupteur étant polarisé par un potentiel de polarisation (VOUT).Le dispositif comprend au moins :- un module d'asservissement (VGNDV_IMAGE) monté entre un premier et deuxième potentiels (VDD, GND), apte à générer un potentiel de consigne (VPOLA) représentatif de la variation du troisième potentiel (VGNDV), et- un module de polarisation (VSL_POLA) de l'interrupteur (INT) monté entre le premier et le deuxième potentiels (VDD, GND), et apte à générer un potentiel de polarisation (VOUT) fonction du potentiel de consigne (VPOLA), ledit potentiel de polarisation (VOUT) variant linéairement avec la diminution du troisième potentiel (VGNDV).

公开(公告)号：FR2880710B1

公开(公告)日：2007-04-20

申请号：FR0500267

申请日：2005-01-11

Applicant: ST MICROELECTRONICS SA

Inventor： LIOT VINCENT ,  FLATRESSE PHILIPPE

IPC: G06F17/50 ,  H01L21/8238

Abstract: A first simulation running through all the possible input states is used to collect information on the drain, gate and source biasing of each transistor. This transistor bias information is used to perform an interpolation in charts of internal potentials. These charts are tabulations of internal potentials for different drain, gate and source biases, different transistor widths and different power supply voltages. The values extracted from these charts can then be compared in order to obtain maximum and minimum internal potential values. These maximum and minimum internal potential values are then used to precondition the logic gate in a state that is an amalgamation of all the steady states that are the most favourable and/or least favourable in terms of propagation time and consumption.

公开(公告)号：FR2840454B1

公开(公告)日：2004-08-27

申请号：FR0206650

申请日：2002-05-30

Applicant: ST MICROELECTRONICS SA ,  COMMISSARIAT ENERGIE ATOMIQUE

Inventor： FLATRESSE PHILIPPE ,  CASU MARIO

IPC: G06F17/50 ,  H01L21/8238 ,  H01L21/84 ,  H01L23/58