MEMOIRE NON VOLATILE AYANT UN DECODEUR DE LIGNE A POLARITE VARIABLE

    公开(公告)号:FR3033076A1

    公开(公告)日:2016-08-26

    申请号:FR1551530

    申请日:2015-02-23

    Abstract: L'invention concerne une mémoire (M1) comprenant un plan mémoire (MA1) comprenant au moins deux rangées de cellules mémoire, un premier circuit pilote (DO) relié à une ligne de contrôle de la première rangée de cellules mémoire, et un deuxième circuit pilote (D1) relié à une ligne de contrôle de la deuxième rangée de cellules mémoire. Selon l'invention, le premier circuit pilote (DO) est réalisé dans un premier caisson (DWO), le deuxième circuit pilote est réalisé dans un deuxième caisson (DW1) isolé électriquement du premier caisson, et les deux rangées de cellules mémoire sont réalisées dans un caisson de plan mémoire (MW, PMW) isolé électriquement des premier et deuxième caissons.

    STRUCTURE D'INTERCONNEXION DE CELLULES MEMOIRE JUMELLES

    公开(公告)号:FR3036221A1

    公开(公告)日:2016-11-18

    申请号:FR1554163

    申请日:2015-05-11

    Abstract: Mémoire non volatile (MEM1) comprenant des rangées et des colonnes de cellules mémoire (C1,j), les colonnes de cellules mémoire comprenant des paires de cellules mémoire jumelles (C1,j, C2,j1) comprenant une grille de sélection (CSG1,2) commune. Selon l'invention, deux lignes de bit (B1,j, B2,j+1) sont prévues par colonne de cellules mémoire. Les cellules mémoire adjacentes jumelles d'une même colonne ne sont pas reliées à la même ligne de bit tandis que les cellules mémoire adjacentes non jumelles d'une même colonne sont reliées à la même ligne de bit.

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