公开(公告)号：KR100340048B1

公开(公告)日：2002-06-15

申请号：KR1020000063098

申请日：2000-10-26

Applicant: 한국전자통신연구원

Inventor： 임인기 ,  어익수 ,  김경수 ,  조한진

IPC: H03H17/06

Abstract: 본 발명은 하드웨어의 사용량이 큰 승산기를 사용하지 않고 하드웨어의 사용량이 작으면서도 고속 연산에 적합한 룩업 테이블 방식을 사용하여 FIR 필터 연산을 처리하는 FIR 필터 장치를 제공하기 위한 것으로, 이를 위해 본 발명은, 4 비트의 필터 입력 데이터에 대해 8 비트의 필터 출력 데이터를 출력하는 108 탭, 1:4 인터폴레이션 유한 임펄스 응답 필터 장치에 있어서, 2의 보수 형태인 상기 4 비트의 필터 입력 데이터를 단일 비트화하고, 제1 클럭 신호에 응답하여 단일 비트화된 입력 데이터를 시프트한 후 저장하기 위한 4개의 27비트 시프트 및 저장 수단; 상기 제1 클럭 신호 및 제2 클럭 신호에 응답하여 상기 4개의 27 비트 시프트 및 저장 수단에 저장된 입력 데이터 중 하나를 선택하기 위한 제1 선택 수단: 상기 제1 선택 수단에서 선택된 입력 데이터에 응답하여 다수의 필터 계수 그룹 각각에 대응되는 룩업 테이블의 어드레스를 생성하기 위한 어드레스 생성 수단; 상기 어드레스 생성 수단에서 생성된 어드레스를 응답하여 각 필터 계수 그룹의 필터 출력을 생성하기 위한 제1 내지 제4 룩업 테이블 그룹; 상기 제1 내지 제4 룩업 테이블 그룹으로부터 각각 병렬로 출력되는 상기 필터 계수 그룹의 필터 출력을 시프트하고, 계수 비트수만큼 적산하기 위한 4개의 적산 수단; 및 상기 4개의 적산 수단 각각으로부터의 출력을 각 필터 계수 그룹 별로 직렬 변환하기 위한 제2 선택 수단을 포함한다.

公开(公告)号：KR1020010076616A

公开(公告)日：2001-08-16

申请号：KR1020000003867

申请日：2000-01-27

Applicant: 한국전자통신연구원

Inventor： 이종렬 ,  오창준 ,  권종기 ,  송원철 ,  정희범 ,  조한진

IPC: H03K5/06

CPC classification number: G11C17/18 ,  G11C17/16

Abstract: PURPOSE: A fusing cell for trimming offset and offset trimming circuit is provided to improve the reliability of a circuit and diversify applying range, and reduce costs by increasing final chip yield. CONSTITUTION: A fusing cell basically provides a fusing function for storing data and a reading function for reading the data. The fusing cell includes a fusing object resistor(R1) and a reference resistor(R2) coupled in parallel each other and have other resistance. Two transistors(MS1 and MS2) select a fusing cell to read stored data, while two transistor(ML1 and ML2) is used for fusing the cell. The size of the transistors(MS1 and MS2) are bigger than the transistor(ML1 and ML2). Accordingly, the manufacturing yield is increased due to merely increase the number of the array bit.

Abstract translation: 目的：提供用于修整偏移和偏移微调电路的熔断电路，以提高电路的可靠性并使应用范围多样化，并通过提高最终的芯片产量来降低成本。 构成：融合单元基本上提供了一种用于存储数据的定影功能和用于读取数据的读取功能。 定影单元包括熔接对象电阻器（R1）和参考电阻器（R2），它们彼此并联并具有其它电阻。 两个晶体管（MS1和MS2）选择一个熔丝单元读取存储的数据，而两个晶体管（ML1和ML2）用于熔化单元。 晶体管（MS1和MS2）的大小大于晶体管（ML1和ML2）。 因此，由于仅增加了阵列位的数量，所以制造产量增加。

公开(公告)号：KR1020010011736A

公开(公告)日：2001-02-15

申请号：KR1019990031257

申请日：1999-07-30

Applicant: 한국전자통신연구원

Inventor： 전인산 ,  김경수 ,  조한진 ,  김환우

IPC: H03M13/27

CPC classification number: H03M13/2957 ,  H03M13/2714 ,  H03M13/6502

Abstract: PURPOSE: A turbo decoder using MAP method, whose size is remarkably reduced through sharing of resources of hardware without having delay in decoding time. CONSTITUTION: The device includes one MAP decoder(30) that receives data from the first RAM(20), the first adder(21) and the second multiplexer(22) to simultaneously calculate forward and backward metrics to MAP-decode input information, one delay(23), the first multiplexer(24), the second adder(40), the second RAM(50), an interleaver, a deinterleaver, a reverse interleaver, a reverse deinterleaver(41-44), and a judging unit(60) for outputting finally turbo-decoded information. The turbo decoder only one MAP decoder to reduce the hardware size.

Abstract translation: 目的：使用MAP方法的turbo解码器，其尺寸通过共享硬件资源而显着减少，而不会延迟解码时间。 构成：该装置包括从第一RAM（20），第一加法器（21）和第二多路复用器（22）接收数据的一个MAP解码器（30），以同时计算前向和后向量度到MAP解码输入信息，一个 延迟（23），第一多路复用器（24），第二加法器（40），第二RAM（50），交织器，去交织器，反向交织器，反向解交织器（41-44）和判断单元 60），用于输出最终的turbo解码信息。 turbo解码器只有一个MAP解码器来减少硬件的大小。

公开(公告)号：KR100277682B1

公开(公告)日：2001-01-15

申请号：KR1019980034556

申请日：1998-08-26

Applicant: 한국전자통신연구원

Inventor： 박성모 ,  차진종 ,  조한진

IPC: H03M13/23

Abstract: 1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은 줄길이 복호 시스템의 오류 검출 장치에 관한 것임.
2. 발명이 해결하고자하는 기술적 요지
본 발명은 최소의 논리게이트를 채용하여, 회로의 구성을 매우 간단하게 하고, 또한 신호 처리 속도를 현저하게 향상시킬 수 있는 줄길이 복호 시스템의 오류 검출 장치를 제공하는데 그 목적이 있다.
3. 발명의 해결 방법의 요지
본 발명은 외부로부터 블록끝신호를 입력받아 제 1 및 제 2 선택신호를 발생하는 선택신호 발생수단; 상기 제 1 및 제 2 선택신호에 따라, 입력된 런과 접지신호를 선택적으로 전달하는 제 1 및 제 2 선택수단; 상기 제 1 선택수단의 출력신호를 입력받아 기준값을 발생하는 기준값 발생수단; 상기 제 2 선택수단의 출력신호를 누산하는 누산수단; 상기 누산수단의 출력신호를 저장하는 상기 제 2 저장수단; 및 상기 기준값과 상기 제 2 저장수단의 출력신호를 입력받아 복원된 데이터의 오류를 검출하는 오류 검출수단을 포함한다.
4. 발명의 중요한 용도
본 발명은 줄길이 복호 시스템에서 복원된 데이터의 오류 검출에 이용됨.

公开(公告)号：KR100137582B1

公开(公告)日：1998-04-28

申请号：KR1019940031732

申请日：1994-11-29

Applicant: 한국전자통신연구원

Inventor： 조한진

IPC: H01L27/10

Abstract: 본 발명은 고전압용 CMOS 반도체 집적회로에서 트랜지스터의 파괴전압(breakdown voltage)을 극복하기 위한 것이다.
집적회로의 공정기술이 발달하고 사용전압이 저전압으로 낮아짐에 따라 트랜지스터의 절연막의 두께가 얇아지고, 소스와 드레인간의 거리가 짧아지고, 확산영역의 농도가 높아지는데 이러한 경향들은 각각 트랜지스터의 게이트와 벌크 사이 및 소스와 드레인 사이의 파괴전압을 낮춘다.
따라서 안티퓨즈(anti-fuse)를 프로그램하기 위한 높은 전압을 공급하는 트랜지스터에서는 파괴전압 이상의 전압이 인가되므로 이를 피하기 위해서는 게이트와 벌크 사이의 절연막의 두께를 두껍게 해야 하고, 소스와 드레인 사이의 거리를 넓혀야 한다.
본 발명에서는 이를 위해서 프로그램 행과 열을 선택하는 회로의 게이트와 벌크 사이에 최대 프로그램 전압의 절반에 가까운 전압이 인가되도록 회로적으로 구성되어 있다.

公开(公告)号：KR100120718B1

公开(公告)日：1997-11-04

申请号：KR1019940022868

申请日：1994-09-10

Applicant: 한국전자통신연구원

Inventor： 조한진

IPC: H03K19/00 ,  H03K19/173

Abstract: more than two inverter(INB1,INB2) chain connected between an input terminal(IN) and an output terminal(CORE); a first NMOS transistor(Mn1) whose drain is connected to an output node of the first inverter(INB1) of the inverter chain and whose gate is connected to the input terminal(IN); a second NMOS transistor(Mn2) whose gate is connected to the source of the first NMOS transistor(Mn1) in order to adjust the threshold voltage and whose drain is connected to a power node(VDD); and a third NMOS transistor(Mn3) whose gate is connected to the TTL control signal input terminal(TTL) and whose source is connected to a ground node(GND).

Abstract translation: 两个以上的变频器（INB1，INB2）链连接在输入端（IN）和输出端（CORE）之间; 第一NMOS晶体管（Mn1），其漏极连接到反相器链的第一反相器（INB1）的输出节点，并且其栅极连接到输入端子（IN）; 第二NMOS晶体管（Mn2），其栅极连接到第一NMOS晶体管（Mn1）的源极，以便调整阈值电压，并且其漏极连接到电源节点（VDD）; 和第三个NMOS晶体管（Mn3），其栅极连接到TTL控制信号输入端（TTL），源极连接到接地节点（GND）。

公开(公告)号：KR1019970031324A

公开(公告)日：1997-06-26

申请号：KR1019950042070

申请日：1995-11-17

Applicant: 한국전자통신연구원

Inventor： 박영수 ,  조한진

IPC: H03K19/00 ,  H03K19/0175

Abstract: 본 발명은 집적회로에서 인버팅 기능을 갖는 프로그램이 가능한 양방향성 버퍼에 관한 것으로서, 소정 갯수로 입력되는 제어신호의 논리레벨에 따라 스위칭하는 스위칭 수단과, 스위칭 수단에 의해 출력된 입력신호를 인버팅하여 양방향으로 출력하는 인버팅 수단으로 구성되어 임계경로의 지연시간을 줄일 수 있고 칩의 성능을 향상시킬 수가 있는 것이다.

公开(公告)号：KR1019960019710A

公开(公告)日：1996-06-17

申请号：KR1019940031732

申请日：1994-11-29

Applicant: 한국전자통신연구원

Inventor： 조한진

IPC: H01L27/10

Abstract: 본 발명은 고전압용 COMS 반도체 집적회로에서 트랜지스터의 파괴전압(breakdown voltage)을 극복하기 위한 것이다.
집적회로의 공정기술이 발달하고 사용전압이 저전압으로 낮아짐에 따라 트랜지스터의 절연막의 두께가 얇아지고, 소스와 드레인간의 거리가 짧아지고, 확산영역의 농도가 높아지는데 이러한 경향들은 각각 트랜지스터의 게이트와 벌크사이 및 소스와 드레인 사이의 파괴 전압을 낮춘다.
따라서 안티퓨즈(anti-fuse)를 프로그램 하기 위한 높은 전압을 공급하는 트랜지스터에는 파괴전압 이상의 전압이 인가되므로 이를 피하기 위해서는 게이트와 벌크 사이의 절연막의 두께를 두껍게 해야 하고, 소스와 드레인 사이의 거리를 넓혀야 한다.
본 발명에서는 이를 위해서 프로그램 행과 열을 선택하는 회로의 게이트와 벌크사이에 최대 프로그램 전압의 절반에 가까운 전압이 인가되도록 회로적으로 구성되어 있다.

公开(公告)号：KR100099377B1

公开(公告)日：1996-05-13

申请号：KR1019930029352

申请日：1993-12-23

Applicant: 한국전자통신연구원

Inventor： 조한진

IPC: H03K19/173